[發(fā)明專利]跨時鐘域的延遲同步在審
| 申請?zhí)枺?/td> | 201910457435.1 | 申請日： | 2019-05-29 |
| 公開（公告）號： | CN110543437A | 公開（公告）日： | 2019-12-06 |
| 發(fā)明（設(shè)計）人： | R·金納克;B·W·維布魯根;J·E·麥格拉斯 | 申請（專利權(quán)）人： | 賽靈思公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16;G06F1/12 |
| 代理公司： | 11517 北京市君合律師事務(wù)所 | 代理人： | 毛健;杜小鋒<國際申請>=<國際公布>= |
| 地址： | 美國加利*** | 國省代碼： | 美國;US |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 第二時鐘域 第一時鐘域 延遲 定時參考信號 計數(shù)器 方法和裝置 啟動定時器 接收延遲 數(shù)據(jù)結(jié)構(gòu) 耦合 延時 跟蹤 | ||
本發(fā)明公開了一種用于跟蹤從第一時鐘域發(fā)送到第二時鐘域的信號中的延時的方法和裝置。例如，在第一時刻，可以在第一時鐘域處接收公共定時參考信號(SysRef)，并且可以將延遲標(biāo)記輸入到將第一時鐘域耦合第二時鐘域到的先入先出數(shù)據(jù)結(jié)構(gòu)(FIFO)中。在第二時刻，可以在第二時鐘域處接收SysRef，并且可以在第二時鐘域處啟動定時器。在第三時刻，可以在第二時鐘域從FIFO接收延遲標(biāo)記，并且可以在最終計數(shù)時停止計數(shù)器。可以基于最終計數(shù)以及第二時刻和第一時刻之間的差異來確定FIFO延遲。
本發(fā)明部分地受到國防高級研究計劃局授予的HR0011-16-3-0004號協(xié)議的行政支持。政府擁有本發(fā)明的某些權(quán)利。
技術(shù)領(lǐng)域
本公開的多方面一般涉及集成電路，具體涉及包括多個時鐘域的系統(tǒng)中的延遲。
背景技術(shù)
結(jié)合多個數(shù)據(jù)轉(zhuǎn)換器(例如模數(shù)轉(zhuǎn)換器ADC和/或數(shù)模轉(zhuǎn)換器ADC等)的電路可能需要數(shù)據(jù)流的精確同步，以及相關(guān)數(shù)據(jù)通路控制的同步控制。這種同步對于確保確定性地應(yīng)用數(shù)據(jù)流處理可能是必要的。然而，這種電路可能包括許多獨(dú)立的時鐘域。這些時鐘域之間的數(shù)據(jù)傳輸可能使定時同步復(fù)雜化。可能需要確保跨越這些獨(dú)立時鐘域的數(shù)據(jù)流的同步及減少延遲(latency)。
發(fā)明內(nèi)容
本發(fā)明內(nèi)容是為了以簡化的形式介紹下面在具體實(shí)施方式中進(jìn)一步描述的一些概念。本發(fā)明內(nèi)容不旨在確定所要求保護(hù)的主題的關(guān)鍵特征或必要特征，也不旨在限制所要求保護(hù)的主題的范圍。
本發(fā)明公開的多方面涉及跟蹤從第一時鐘域發(fā)送到第二時鐘域的信號中的延時。在一個示例中，公開了一種方法。該方法可以包括，在第一時刻，在第一時鐘域接收公共定時參考信號(SysRef)，并將延遲標(biāo)記輸入到將第一時鐘域耦合到第二時鐘域的先進(jìn)先出數(shù)據(jù)結(jié)構(gòu)(FIFO)中；在第二時刻，在第二時鐘域接收SysRef并啟動第二時鐘域處的計數(shù)器；在第三時刻，從第二時鐘域處的FIFO接收延遲標(biāo)記，并在最終計數(shù)時停止計數(shù)器；并根據(jù)最終計數(shù)和第二時刻與第一時刻之間的差異確定FIFO延遲。
在另一個示例中，公開了一種延遲確定電路。該延遲確定電路可以包括第一時鐘域上的發(fā)射器和第二時鐘域上的接收器，接收器包括計數(shù)器和將第一時鐘域耦合到第二時鐘域的先入先出數(shù)據(jù)結(jié)構(gòu)(FIFO)。發(fā)射器被配置為在第一時刻接收公共定時參考信號(SysRef)并將延遲標(biāo)記輸入FIFO。接收器被配置為：在第二時刻，接收SysRef并啟動計數(shù)器。接收器還可以被進(jìn)一步配置為：在第三時刻，從FIFO接收延遲標(biāo)記，并在最終計數(shù)時停止計數(shù)器。然后，接收器根據(jù)最終計數(shù)和第二時刻與第一時刻之間的差異，確定FIFO延遲。
在另一個示例中，公開了一種延遲確定電路。該延遲確定電路可以包括一個或多個處理器以及一個存儲器。存儲器可以包含指令，當(dāng)由一個或多個處理器執(zhí)行時，指令使得延遲確定電路執(zhí)行操作，該操作包括：在第一時刻，在第一時鐘域接收公共定時參考信號(SysRef)，并將延遲標(biāo)記輸入到將第一時鐘域耦合到第二時鐘域的先進(jìn)先出數(shù)據(jù)結(jié)構(gòu)(FIFO)中；在第二時刻，在第二時鐘域接收SysRef并啟動計數(shù)器；在第三時刻，在第二時鐘域從FIFO接收延遲標(biāo)記，并在最終計數(shù)時停止計數(shù)器，并根據(jù)最終計數(shù)和第二時刻與第一時刻之間的差異確定FIFO延遲。
附圖說明
示例實(shí)施例通過示例的方式示出，其目的不是為了受到附圖的限制。類似的數(shù)字在整個附圖和說明書中涉及相同的元素。
圖1示出了從第一時鐘域到第二時鐘域的示例數(shù)據(jù)流程，其可以實(shí)現(xiàn)本發(fā)明公開的一些方面。
圖2示出了根據(jù)一些實(shí)施例實(shí)施的示例系統(tǒng)200，其可以跟蹤從第一時鐘域發(fā)送到第二時鐘域的信號的延時。
圖3A-3D示出了根據(jù)一些實(shí)施例實(shí)施的先進(jìn)先出數(shù)據(jù)結(jié)構(gòu)(FIFO)的部分，其中讀指針可以正向或負(fù)向偏移以補(bǔ)償FIFO延遲的不匹配。
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