[發明專利]跨時鐘域的延遲同步

在審

• 申請號: 201910457435.1
• 申請日: 2019-05-29
• 公開（公告）號: CN110543437A
• 公開（公告）日: 2019-12-06
• 發明（設計）人: R·金納克;B·W·維布魯根;J·E·麥格拉斯
• 申請（專利權）人: 賽靈思公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F1/12
• 代理公司: 11517 北京市君合律師事務所
• 代理人: 毛健;杜小鋒<國際申請>=<國際公布>=

1.一種用于跟蹤從第一時鐘域發送到第二時鐘域的信號的延時的方法，其特征在于，所述方法包括：

在第一時刻，在第一時鐘域接收公共定時參考信號SysRef，并將延遲標記輸入到將所述第一時鐘域耦合到第二時鐘域的先進先出數據結構FIFO中；

在第二時刻，在所述第二時鐘域接收所述SysRef并啟動所述第二時鐘域處的計數器；

在第三時刻，從所述第二時鐘域處的所述FIFO接收所述延遲標記，并在最終計數時停止所述計數器；和

根據所述最終計數和所述第二時刻與所述第一時刻之間的差異，確定FIFO延遲。

2.如權利要求1所述的方法，其特征在于，所述方法還包括：至少部分地基于所述延遲標記來同步所述第一時鐘域和所述第二時鐘域上的一個或多個事件。

3.如權利要求2所述的方法，其特征在于，數據轉換器在所述第二時鐘域上，并且同步所述一個或多個事件包括在第三時刻將所述延遲標記隨著數據流傳遞到所述數據轉換器。

4.如權利要求1所述的方法，其特征在于，所述方法還包括：至少部分地基于所述FIFO延遲來選擇性地調整所述FIFO的讀指針。

5.如權利要求4所述的方法，其特征在于，至少部分地基于所述FIFO延遲與關聯于耦合到所述第一時鐘域的第三時鐘域的時鐘域延遲的比較來選擇性地調整所述FIFO的讀指針。

6.如權利要求5所述的方法，其特征在于，選擇性地調整所述讀指針包括：響應于確定所述FIFO延遲小于所述時鐘域延遲，使所述讀指針正向偏移。

7.如權利要求5所述的方法，其特征在于，選擇性地調整所述讀指針包括：響應于確定所述FIFO延遲大于所述時鐘域延遲，使所述讀指針負向偏移。

8.如權利要求1所述的方法，其特征在于，所述方法還包括：

對于與所述第一時鐘域相關聯的寫時鐘的每個周期，將第一數量的字寫入所述FIFO，并且對于與所述第二時鐘域相關聯的讀時鐘的每個周期，從所述FIFO讀取第二數量的字；

其中，輸入到所述FIFO中的所述延遲標記是在所述寫時鐘的一個周期內以預定字輸入的；和

其中，確定所述FIFO延遲還基于所述第二數量的字和所述預定字的位置。

9.一種延遲確定電路，其特征在于，所述延遲確定電路包括：

第一時鐘域上的發射器；

第二時鐘域上的接收器，所述接收器包括計數器；和

將所述第一時鐘域耦合到所述第二時鐘域的先入先出數據結構FIFO；

其中，所述發射器被配置為在第一時刻接收公共定時參考信號SysRef并將延遲標記輸入所述FIFO；并且

其中，所述接收器被配置為：

在第二時刻，接收所述SysRef并啟動所述計數器；

在第三時刻，從所述FIFO接收所述延遲標記，并在最終計數時停止所述計數器；和

根據所述最終計數和所述第二時刻與所述第一時刻之間的差異確定FIFO延遲。

10.根據權利要求9所述的延遲確定電路，其特征在于，所述接收器還被配置為至少部分地基于所述延遲標記來同步所述第一時鐘域和所述第二時鐘域上的一個或多個事件。

11.如權利要求10所述的延遲確定電路，其特征在于，所述接收器包括數據轉換器，并且其中同步所述一個或多個事件包括在第三時刻將所述延遲標記隨著數據流傳遞到所述數據轉換器。

12.如權利要求9所述的延遲確定電路，其特征在于，所述接收器還被配置為至少部分地基于所述FIFO延遲來選擇性地調整所述FIFO的讀指針。