[發(fā)明專利]具有可編程多上下文加速器電路的系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 201910457411.6
• 申請(qǐng)日: 2019-05-29
• 公開（公告）號(hào): CN110659245A
• 公開（公告）日: 2020-01-07
• 發(fā)明（設(shè)計(jì)）人: U.Y.卡凱亞;P.馬羅利亞;J.D.芬德;S.納達(dá)瑟;N.基特盧爾;楊郁玲;D.A.蒙代
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F15/76
• 代理公司: 72001 中國專利代理(香港)有限公司
• 代理人: 劉茜璐;申屠偉進(jìn)

1.一種系統(tǒng)，包括：

主處理器，可操作以卸載任務(wù)；以及

協(xié)處理器，經(jīng)由主機(jī)接口耦合到主處理器，其中協(xié)處理器可操作以接收卸載的任務(wù)并為主處理器提供硬件加速，并且其中協(xié)處理器包括：

部分重配置區(qū)域，加載有加速器功能單元（AFU），其中AFU被細(xì)分為多個(gè)加速器功能單元上下文（AFC）；以及

接口電路，可操作以將多個(gè)AFC中的至少一個(gè)映射到至少部分地跨越主處理器和協(xié)處理器之間的主機(jī)接口的對(duì)應(yīng)的主機(jī)可分配接口。

2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中主機(jī)接口是外圍組件互連高速（PCIe）接口、用于加速器的高速緩存相干互連（CCIX）接口、Gen-Z接口、開放式相干加速器處理器接口（OpenCAPI）接口、英特爾加速器鏈路（IAL）接口和NVLink接口中的所選一個(gè)。

3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中主機(jī)接口是外圍組件互連高速（PCIe）接口，其支持單根輸入/輸出虛擬化（SR-IOV）或可擴(kuò)展輸入/輸出虛擬化（可擴(kuò)展IOV）。

4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中主機(jī)可分配接口是PCIe物理功能、PCIe SR-IOV虛擬功能和PCIe可擴(kuò)展IOV可分配設(shè)備接口中的所選一個(gè)。

5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中主機(jī)可分配接口與從包括以下各項(xiàng)的組中選擇的任務(wù)卸載模塊相關(guān)聯(lián)：主處理器上的虛擬機(jī)、主處理器上的容器、以及主處理器上的過程。

6.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的系統(tǒng)，其中為多個(gè)AFC提供唯一上下文標(biāo)識(shí)符，并且其中接口電路和AFU之間的事務(wù)用唯一上下文標(biāo)識(shí)符標(biāo)記以提供地址空間隔離。

7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其中接口電路使用上下文映射表將唯一上下文標(biāo)識(shí)符映射到平臺(tái)特定標(biāo)識(shí)符，其用于主處理器與多個(gè)AFC之間的上游和下游存儲(chǔ)器請(qǐng)求以及用于由主處理器向多個(gè)AFC發(fā)起的請(qǐng)求。

8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其中平臺(tái)特定標(biāo)識(shí)符包括外圍組件互連高速（PCIe）總線、設(shè)備和功能號(hào)以及可選地包括過程地址空間標(biāo)識(shí)符（PASID）。

9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中：

主機(jī)可分配接口包括PCIe物理功能，并且AFU中的所有AFC在物理功能（PF）模式期間與PCIe物理功能相關(guān)聯(lián)并且通過PCIe物理功能訪問；

主機(jī)可分配接口包括PCIe虛擬功能，并且AFU中的所有AFC在虛擬功能（VF）模式期間與PCIe虛擬功能相關(guān)聯(lián)并且通過PCIe虛擬功能訪問；或者

在混合模式期間，AFU中的至少第一部分AFC與PCIe物理功能相關(guān)聯(lián)并且通過PCIe物理功能訪問，并且AFU中的至少第二部分AFC與PCIe虛擬功能相關(guān)聯(lián)并且通過PCIe虛擬功能訪問。

10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中接口電路還包括用于保存唯一上下文標(biāo)識(shí)符的內(nèi)部表，并且其中內(nèi)部表通過自動(dòng)與上游存儲(chǔ)器請(qǐng)求相關(guān)聯(lián)并與下游存儲(chǔ)器請(qǐng)求一起返回的PCIe標(biāo)記來索引。

11.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中協(xié)處理器還包括：地址解碼器，其被配置成基于與主機(jī)可分配接口相關(guān)聯(lián)的存儲(chǔ)器映射輸入-輸出（MMIO）地址來解碼唯一上下文標(biāo)識(shí)符。

12.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中多個(gè)AFC中的給定AFC可操作以向主處理器發(fā)出中斷，并且其中中斷利用僅與給定AFC相關(guān)聯(lián)的唯一上下文標(biāo)識(shí)符來標(biāo)記。