[發(fā)明專利]單獨地讀出可訪問的配對存儲器單元

有效

• 申請?zhí)枺?/td>: 201910456430.7
• 申請日: 2015-04-23
• 公開（公告）號: CN110265077B
• 公開（公告）日: 2023-05-12
• 發(fā)明（設計）人: F·拉羅薩;S·尼埃爾;A·雷尼耶
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;H01L29/423;H01L29/788;H10B41/35
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種在半導體芯片上的集成電路，包括非易失性存儲器，所述非易失性存儲器包括：

第一存儲器單元，包括具有第一浮置柵極的第一浮置柵極晶體管、電耦合至所述第一存儲器單元的所述第一浮置柵極晶體管的選擇晶體管、以及具有第二浮置柵極的第二浮置柵極晶體管，所述第二浮置柵極電耦合至所述第一浮置柵極，所述第一存儲器單元的所述選擇晶體管具有嵌入在襯底中的豎直控制柵極、以及沿著所述豎直控制柵極的第一面延伸的豎直溝道區(qū)域；

第二存儲器單元，包括彼此電耦合的第一浮置柵極晶體管、選擇晶體管，所述第二存儲器單元的所述選擇晶體管共享所述第一存儲器單元的所述選擇晶體管的所述豎直控制柵極，并且具有沿著所述豎直控制柵極的第二面延伸的豎直溝道區(qū)域，所述第二面在所述豎直控制柵極相對于所述第一面的相對側(cè)上；

第一位線，電耦合至所述第一存儲器單元的所述第一浮置柵極晶體管；

第二位線，電耦合至所述第二存儲器單元的所述第一浮置柵極晶體管；

第一控制柵極線，電耦合至所述第一存儲器單元的所述第一浮置柵極晶體管的控制柵極；以及

第二控制柵極線，電耦合至所述第二存儲器單元的所述第一浮置柵極晶體管的控制柵極。

2.根據(jù)權利要求1所述的集成電路，包括讀取電路，所述讀取電路被配置為：

利用向所述第一控制柵極線施加正選擇電壓并且利用通過所述第一位線讀取所述第一存儲器單元，來讀取所述第一存儲器單元；以及

利用向所述第二控制柵極線施加正選擇電壓并且利用通過所述第二位線讀取所述第二存儲器單元，來讀取所述第二存儲器單元。

3.根據(jù)權利要求2所述的集成電路，其中所述讀取電路包括字線解碼器，所述字線解碼器被配置為：

向所述第一控制柵極線和所述第二控制柵極線分配相同的行地址；以及

響應于讀取、編程或擦除所述存儲器單元中的所請求的存儲器單元的請求，首先根據(jù)所述第一控制柵極線和所述第二控制柵極線的所述行地址、并且其次根據(jù)所請求的存儲器單元的列地址的最低有效位，來選擇供所請求的存儲器單元耦合的所述控制柵極線。

4.根據(jù)權利要求1所述的集成電路，其中所述第二浮置柵極晶體管包括在所述第二浮置柵極下方延伸的導電區(qū)域、電耦合至所述導電區(qū)域的導電端子、以及在所述導電區(qū)域與所述第二浮置柵極之間延伸的隧道介電層。

5.根據(jù)權利要求1所述的集成電路，其中所述第二存儲器單元包括具有第三浮置柵極的第二浮置柵極晶體管，并且所述第二存儲器單元的所述第一浮置柵極晶體管包括電耦合至所述第三浮置柵極的第四浮置柵極。

6.根據(jù)權利要求1所述的集成電路，其中所述第一浮置柵極和所述第二浮置柵極由一塊相同的導電材料形成。

7.根據(jù)權利要求4所述的集成電路，其中所述導電區(qū)域是所述襯底的摻雜區(qū)域。

8.根據(jù)權利要求5所述的集成電路，其中所述存儲器包括：第三位線，電耦合至所述第一存儲器單元的所述第二浮置柵極晶體管和所述第二存儲器單元的所述第二浮置柵極晶體管。