[發明專利]單獨地讀出可訪問的配對存儲器單元

有效

• 申請號: 201910456430.7
• 申請日: 2015-04-23
• 公開（公告）號: CN110265077B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: F·拉羅薩;S·尼埃爾;A·雷尼耶
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;H01L29/423;H01L29/788;H10B41/35
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明的各個實施例涉及單獨地讀出可訪問的配對存儲器單元。本發明涉及一種在半導體襯底上的非易失性存儲器(MA2)，其包括：第一存儲器單元，其包括浮置柵極晶體管(TRsubgt;i,j/subgt;)和具有嵌入式豎直控制柵極(CSG)的選擇晶體管(ST)；第二存儲器單元(Csubgt;i,j+1/subgt;)，其包括浮置柵極晶體管(TRsubgt;i,j+1/subgt;)和具有與第一存儲器單元的選擇晶體管相同的控制柵極(CSG)的選擇晶體管(ST)，第一位線(RBLsubgt;j/subgt;)，耦合至第一存儲器單元的浮置柵極晶體管(TRsubgt;i,j/subgt;)，以及第二位線(RBLsubgt;j+1/subgt;)，耦合至第二存儲器單元(Csubgt;i,j+1/subgt;)的浮置柵極晶體管(TRsubgt;i,j+1/subgt;)。

本申請是于2015年4月23日提交的申請號為201510196923.3、題為“單獨地讀出可訪問的配對存儲器單元”的發明專利申請的分案申請。

技術領域

本發明涉及非易失性存儲器，并且具體涉及在美國申請2013/0228846中所描述的類型的存儲器單元結構和存儲器陣列。

背景技術

作為提示，圖1表示這樣一種存儲器陣列結構MA0，并且示出了上述類型的存儲器單元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1，此處屬于存儲器陣列的相應行腳標(rank)“i”和“i-1”的兩個相鄰物理頁面P_i、P_i-1。通過位線BL_j、BL_j+1、字線WL_i-1,i和控制柵極線CGL_i、CGL_i-1，存儲器單元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1是讀出和寫入可訪問的(read-and?write-accessible)。每個存儲器單元包括浮置柵極晶體管，相應地是T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1。晶體管T_i,j、T_i-1,j的漏極端子D連接至位線BL_j，并且晶體管T_i,j+1、T_i-1,j+1的漏極端子連接至位線BL_j+1。晶體管T_i,j、T_i,j+1的控制柵極CG連接至控制柵極線CGL_i，并且浮置柵極晶體管T_i-1,j、T_i-1,j+1的控制柵極CG連接至控制柵極線CGL_i-1。

此外，每個浮置柵極晶體管T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1的源極端子通過選擇晶體管ST耦合至源極線SL。存儲器單元M_i,和M_i-1,j的選擇晶體管ST共享相同的控制柵極CSG，兩個存儲器單元由此稱為“配對(twin)”。相似地，存儲器單元M_i,j+1和M_i-1,j+1是配對存儲器單元(twin?memory?cells)，并且其選擇晶體管ST具有公共控制柵極CSG。每個公共控制柵極優選地是嵌入在承載存儲器陣列MA0的襯底中的豎直柵極，源極線SL也是嵌入的線。這些公共控制柵極CSG，或者配對存儲器單元選擇柵極，連接至字線WL_i-1,i。

這種存儲器單元是通過福勒諾德海姆(Fowler?Nordheim)效應而溝道擦除的或編程的(channel-erased?or?programmed)，即，通過將襯底置于正擦除電壓或者負編程電壓下、導致電荷從其浮置柵極被提取出來、或者導致電荷注入到其浮置柵極中。