[發(fā)明專(zhuān)利]存儲(chǔ)器元件及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910448466.0
• 申請(qǐng)日: 2019-05-27
• 公開(kāi)（公告）號(hào): CN111564449B
• 公開(kāi)（公告）日: 2023-04-07
• 發(fā)明（設(shè)計(jì)）人: 賴(lài)二琨;龍翔瀾
• 申請(qǐng)（專(zhuān)利權(quán)）人: 旺宏電子股份有限公司
• 主分類(lèi)號(hào): H10B43/40
• 分類(lèi)號(hào): H10B43/40;H10B43/27
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

本發(fā)明公開(kāi)了一種存儲(chǔ)器元件及其制作方法，該存儲(chǔ)器元件可以配置來(lái)作為立體NAND快閃存儲(chǔ)器，包括多個(gè)導(dǎo)電條帶堆疊結(jié)構(gòu)。這些導(dǎo)電條帶堆疊結(jié)構(gòu)包括配置來(lái)作為字線的多個(gè)中間階層導(dǎo)電條帶，以及配置來(lái)作為串列選擇線的上方階層導(dǎo)電條帶；多個(gè)第一圖案化導(dǎo)體設(shè)置在多個(gè)導(dǎo)電條帶堆疊結(jié)構(gòu)上方；多個(gè)鏈接單元，將多個(gè)中間階層導(dǎo)電條帶中的多個(gè)對(duì)應(yīng)導(dǎo)電條帶連接到多個(gè)第一圖案化導(dǎo)體中的多個(gè)第一圖案化導(dǎo)體。多個(gè)鏈接單元中的多個(gè)鏈接單元包括多個(gè)開(kāi)關(guān)，可以響應(yīng)上方階層導(dǎo)電條帶中的多個(gè)導(dǎo)電條中的信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)一種高密度存儲(chǔ)器元件，特別是一種內(nèi)含多個(gè)存儲(chǔ)單元階層的存儲(chǔ)器元件，用以排列形成三度空間的立體存儲(chǔ)器元件。

背景技術(shù)

隨著集成電路中元件的關(guān)鍵尺寸縮小到一般存儲(chǔ)器技術(shù)的極限，設(shè)計(jì)人員一直在尋求堆疊多階層存儲(chǔ)單元的技術(shù)，以實(shí)現(xiàn)更大的儲(chǔ)存容量，并實(shí)現(xiàn)更低的單位位元成本。例如，2006年12月11-13日Lai等人于IEEE?Int′l?Electron?Devices?Meeting所發(fā)表的論文“A?Multi-Layer?Stackable?Thin-Fihn?Transistor(TFT)NAND-Type?Flash?Memory”，以及2006年12月11-13日J(rèn)ung等人于IEEE?Int′l?Electron?Devices?Meeting所發(fā)表的論文“Three?Dimensionally?Stacked?NAND?Flash?Memory?Technology?Using?StackingSingle?Crystal?Si?Layers?on?ILD?and?TANOS?Structure?for?Beyond?30nm?Node”，都是將薄膜晶體管技術(shù)應(yīng)用于電荷捕捉存儲(chǔ)器的技術(shù)。在此通過(guò)引用并入的方式，將此文獻(xiàn)全文收載于本說(shuō)明書(shū)之中。

現(xiàn)有技術(shù)還公開(kāi)了在電荷捕捉存儲(chǔ)器技術(shù)中提供垂直NAND存儲(chǔ)單元的另一種結(jié)構(gòu)，例如2009年Katsumata等人于2009Symposium?on?VLSI?Technology?Digest?ofTechnical?Papers所發(fā)表的論文“Pipe-shaped?BiCS?Flash?Memory?with?16StackedLayers?and?Multi-Level-Cell?Operation?for?Ultra?High?Density?StorageDevices”。通過(guò)引用并入的方式，將此文獻(xiàn)全文收載于本說(shuō)明書(shū)之中。Katsumata等人所描述的結(jié)構(gòu)，包括垂直NAND柵極，使用硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術(shù)在每個(gè)柵極/垂直通道界面(interface)形成儲(chǔ)存位(storage?site)。其中，存儲(chǔ)器結(jié)構(gòu)是以一個(gè)半導(dǎo)體材料柱(column)為基礎(chǔ)，建構(gòu)來(lái)作為NAND柵極的垂直通道，且具有與基材相鄰的下方選擇柵極(lower?select?gate)，以及位在頂部的上方選擇柵極(upper?select?gate)。

在一些立體NAND快閃存儲(chǔ)器技術(shù)中，垂直通道結(jié)構(gòu)可以配置成以行排列的區(qū)塊(block)。對(duì)于每個(gè)區(qū)塊來(lái)說(shuō)，多個(gè)水平字線是通過(guò)在區(qū)塊中堆疊與垂直通道結(jié)構(gòu)交叉的多個(gè)平面字線層而形成，并在每個(gè)平面字線層中形成所謂的柵極環(huán)繞式(gate-all-around)存儲(chǔ)單元。每個(gè)區(qū)塊還包括串列選擇線層和接地選擇線層，其與垂直通道交叉，從而形成下方選擇柵極和上方選擇柵極。位線跨過(guò)多個(gè)區(qū)塊連接到垂直通道結(jié)構(gòu)。立體NAND快閃存儲(chǔ)器中的階梯接觸結(jié)構(gòu)，具有階梯形狀的外觀，可以將字線連接到金屬層中的金屬線，接著將其連接到字線譯碼器。

由于堆疊的字線的平面結(jié)構(gòu)，使得它們具有較大的寄生電容。而增加的電容可能導(dǎo)致較高的電阻-電容(Resistance-Capacitance，RC)延遲、較低的工作速度、更高的讀/寫(xiě)干擾和更高的功耗。另外，相鄰區(qū)塊中的字線之間存在耦接電容(coupling?capacitance)。由于這種耦接，在相鄰區(qū)塊的寫(xiě)入和讀取操作期間，時(shí)常會(huì)發(fā)生區(qū)塊寫(xiě)入干擾。

因此，有需要提供一種用于立體存儲(chǔ)器元件的結(jié)構(gòu)，使其在堆疊的字線區(qū)塊之間具有較小的連接電容。

發(fā)明內(nèi)容