[發明專利]一種低功耗邊界掃描測試方法

有效

• 申請號: 201910431231.0
• 申請日: 2019-05-22
• 公開（公告）號: CN110007217B
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 鄧立寶;付寧;喬立巖;孫寧;彭喜元
• 申請（專利權）人: 哈爾濱工業大學(威海)
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 高倩

一種低功耗邊界掃描測試方法，屬于SOC邊界掃描測試領域，本發明為解決現有的低功耗邊界掃描測試方法以犧牲故障覆蓋率為代價，影響測試結果的問題。本發明方法為：SOC上的每個芯片的輸出端接入BSLC掃描單元，n個BSLC掃描單元中相鄰兩邊界掃描單元的SI端和SO端依次相連，串聯構成輸入邊界掃描鏈，用于向功能路徑發送測試激勵；每個芯片的輸入端接入BSCC掃描單元，m個BSCC掃描單元中相鄰兩邊界掃描單元的SI端和SO端依次相連，串聯構成輸出邊界掃描鏈，用于捕獲和移出測試響應。每一位測試數據移入時，整個掃描鏈上觸發器的狀態轉換不超過兩次，大大減少了測試功耗。

技術領域

本發明屬于SOC邊界掃描測試領域，具體涉及一種低功耗的邊界掃描單元結構。

背景技術

集成電路的深亞微米和納米工藝技術的出現，實現了一套功能完整的電路系統集成至一塊芯片上，這就構成了基于IP核復用的片上系統(System On a Chip,SOC)。目前，SOC憑借性能高、體積小、開發周期短等諸多優勢，已經被廣泛應用至航空航天、軍用電子系統、互聯網絡、多媒體系統等領域。

SOC中集成了數目龐大的不同功能的模塊或IP核，隨著電路復雜度和運行速度的不斷提高，以及晶體管特征尺寸的不斷縮小，芯片中可能發生的故障急劇增加，測試復雜度和難度也不斷提高。SOC設計是基于核的設計，對其測試除了涉及到的對每個核的測試，還有對核之間的互連測試。然而由于互連線集成在電路板內，我們無法直接對它們進行控制和觀測，需要借助芯片的可測性設計。

目前，IEEE 1149.1標準測試接口和邊界掃描結構在多芯片模塊的互連線測試中應用最為廣泛。IEEE 1149.1在芯片的I/O端口插入邊界掃描單元，并將它們串行連接起來，在TAP控制器標準狀態機的控制下，實現邊界掃描測試。整個測試僅需5個引腳作為外部連接，接口對于所有設備都是標準化的。然而，隨著集成電路的發展，SOC內部互連線密度越來越高，僅采用IEEE 1149.1的結構并不足以快速有效地完板級互連線測試，大量的芯片I/O端口使得測試數據串行移位消耗的時間過長，更重要的是，這種移位式的測試數據輸入輸出方法會引入過多不必要的掃描單元狀態切換，大大增加了測試功耗；而且，傳統的IEEE1149.1無法完成全速測試。現有的低功耗邊界掃描測試方法幾乎都是通過壓縮測試向量實現的，這種方式以犧牲故障覆蓋率為代價，會影響測試結果。

發明內容

本發明目的是為了解決現有的低功耗邊界掃描測試方法以犧牲故障覆蓋率為代價，影響測試結果的問題，提供了一種低功耗邊界掃描測試方法。

本發明所述一種低功耗邊界掃描測試方法為：SOC上的每個芯片的輸出端接入BSLC掃描單元，n個BSLC掃描單元中相鄰兩邊界掃描單元的SI端和SO端依次相連，串聯構成輸入邊界掃描鏈，用于向功能路徑發送測試激勵；每個芯片的輸入端接入BSCC掃描單元，m個BSCC掃描單元中相鄰兩邊界掃描單元的SI端和SO端依次相連，串聯構成輸出邊界掃描鏈，用于捕獲和移出測試響應。

優選地，輸入邊界掃描鏈和輸出邊界掃描鏈并行掃描移位工作，掃描測試包括非延遲測試模式和延遲測試模式兩種模式，非延遲測試模式時掃描單元的Delay_enable信號為1，延時模式時掃描單元的Delay_enable信號為0。

優選地，在非延遲測試模式時，輸入邊界掃描鏈向功能路徑發送測試激勵的過程為：

在移位階段，測試向量SI_LC按位依次移入輸入邊界掃描鏈，每個測試時鐘周期內，所述輸入邊界掃描鏈中只有一個BSLC掃描單元的時鐘可以被觸發，從而接收測試向量，n個BSLC掃描單元從第1個至第n個依次完成測試向量接收，其他已完成移位操作的BSLC掃描單元均處于旁路模式，未完成移位操作的BSLC掃描單元中的觸發器不能被觸發；

直到測試移位操作完成后進入更新階段，輸入邊界掃描鏈中的測試向量通過BSLC掃描單元的PO端發射到功能路徑上，完成向功能路徑發送測試激勵的操作；