[發明專利]一種多相并聯DCDC電路及其芯片結構

有效

• 申請號: 201910404853.4
• 申請日: 2017-02-15
• 公開（公告）號: CN110120746B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 汪家軻;陳悅;謝強
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H02M3/158
• 分類號: H02M3/158;H01L27/02
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙) 44285
• 代理人: 王仲凱

本申請提供了一種多相并聯DCDC電路及其芯片結構，用于降低環路運放EA單元和COMP的輸出寄生，從而提高環路帶寬，加快瞬態響應。本申請實施例多相并聯DCDC電路包括：環路運放EA單元、N個輸出級電路單元及M個驅動單元，其中，一個驅動單元對應至少一個輸出級電路單元，輸出級電路單元包括COMP及功率級電路，N為大于等于2的整數，M為小于等于N的整數；環路運放EA單元的輸出端與驅動單元的輸入端連接；驅動單元的輸出端與對應的輸出級電路單元中COMP的輸入端連接，COMP的輸出端與處于同一個輸出級電路單元中的功率級電路的輸入端連接；環路運放EA單元的輸入端與所有功率級電路的輸出端連接。

技術領域

本申請涉及電路領域，尤其涉及一種多相并聯DCDC電路及其芯片結構。

背景技術

隨著消費類電子產品的快速發展，對電子產品中電源管理集成電路(PowerManagement?Integrated?Circuit，PMIC)之中的集成電壓調制器(Integraded?VoltageRegulator，IVR)的需求和性能要求也越來越高。對IVR的輸出帶載能力也提出了更高的要求，主流趨勢是通過多相并聯DCDC電路方式實現帶載能力的提升，同時，要求IVR對輸出負載的瞬態跳變響應越快越好，常用的方法是提高IVR的開關頻率或者增加環路帶寬。

對于要求IVR的輸出帶載能力到達幾十安培至幾百安培的場景時，就需要并聯的DCDC電路數目達到16相、32相或者更多相。如圖1所示給出了一個4相并聯降壓式變換BUCK型的DCDC電路的原理框圖，將一個誤差放大器EA(ErrorAmplifier)的輸出電壓VEAOUT接到四個比較器COMP(Comparator)的負向端，各COMP的正向端分別接入預設的三角波信號VSAW，從而分別產生具有預定占空比的方波電壓信號，通過由緩沖器BUF(Buffer)、兩個三極管、輸出電感L1、L2、L3及L4和輸出電容C0組成的功率級電路，得到輸出信號V0。以16相的并聯BUCK為例，16相并聯的BUCK理論上和4相并聯BUCK一樣，都是共用EA的輸出。

在實際設計(layout)電路平面圖(floorplan)時，一種方案是把EA的layout位置放在裸片(die)的正中心位置，而COMP為了減小到功率級電路的延遲，都是盡量擺放的靠近功率級電路，如圖2所示，給出了用一個EA拓展到16相的layout?floorplan，其中2相功率級電路為一組，一相功率級電路與一個COMP連接，并且COMP靠近對應的功率級電路。另一種方案如圖3所示，把EA的layout位置放在die的正中心位置，16個COMP分別放置在EA的四周，而COMP通過長的走線接入到對應的一相功率級電路。

圖2的方案中，按照一個4mm*4mm的die大小，意味著VEAOUT的走線需要走至少8mm長，對于EA的輸出，layout走線越長，其上的寄生電容和電阻也就是越大，這樣帶來的寄生極點也就越低頻，對于高環路帶寬的設計是有很大的影響的，最終導致環路的瞬態響應變差。特別是并聯的相位數量越大時，die的面積越大，EA的走線長度和寄生都會增加。圖3的方案中，按照一個4mm*4mm的die大小，意味著每一個COMP的輸出走線需要走至少2mm長，對于COMP的輸出，layout走線越長，其上的寄生電容和電阻也就是越大，這樣帶來的寄生極點也就越低頻，這樣對于環路的延遲有很大的影響的，導致瞬態響應時過沖或過跌都增大，最終導致環路的瞬態響應變差。

發明內容

本申請提供了一種多相并聯DCDC電路及其芯片結構，用于降低環路運放EA單元和COMP的輸出寄生，從而提高環路帶寬，加快瞬態響應。

本申請第一方面提供一種多相并聯DCDC電路，包括：

環路運放EA單元、N個輸出級電路單元及M個驅動單元，其中，一個驅動單元對應至少一個輸出級電路單元，輸出級電路單元包括COMP及功率級電路，N為大于等于2的整數，M為小于等于N的整數；

所述環路運放EA單元的輸出端與驅動單元的輸入端連接；