[發明專利]一種多相并聯DCDC電路及其芯片結構

有效

• 申請號: 201910404853.4
• 申請日: 2017-02-15
• 公開（公告）號: CN110120746B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 汪家軻;陳悅;謝強
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H02M3/158
• 分類號: H02M3/158;H01L27/02
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙) 44285
• 代理人: 王仲凱

1.一種多相并聯DCDC電路，其特征在于，包括：

設置在芯片上的環路運放誤差放大器EA單元、N個輸出級電路單元及M個驅動單元，其中，一個驅動單元對應至少一個輸出級電路單元，輸出級電路單元包括比較器COMP及功率級電路，N為大于等于2的整數，M為小于等于N的整數；

所述環路運放誤差放大器EA單元的輸出端與驅動單元的輸入端連接；

所述驅動單元的輸出端與對應的輸出級電路單元中比較器COMP的輸入端連接，所述比較器COMP的輸出端與處于同一個輸出級電路單元中的功率級電路的輸入端連接；

所述環路運放誤差放大器EA單元的輸入端與所有功率級電路的輸出端連接；

所述環路運放誤差放大器EA單元設置于所述芯片裸片die的中間位置，所述M個驅動單元圍繞所述環路運放誤差放大器EA單元進行設置，所述功率級電路設置于所述芯片裸片die的邊緣位置，與所述功率級電路對應的所述比較器COMP的設置位置靠近所述功率級電路。

2.根據權利要求1所述的多相并聯DCDC電路，其特征在于，

所述驅動單元的負向端與所述驅動單元的輸出端連接，所述驅動單元的正向端與所述環路運放誤差放大器EA單元的輸出端連接。

3.根據權利要求2所述的多相并聯DCDC電路，其特征在于，

所述功率級電路包括兩個緩沖器BUF、上功率管、下功率管、輸出電感及輸出電容；

所述比較器COMP的負向端與所述驅動單元的輸出端連接，所述比較器COMP的正向端與三角波信號端連接，使得所述比較器COMP輸出端輸出具有預定占空比的方波電壓信號；

所述兩個緩沖器BUF的輸入端分別與所述比較器COMP的輸出端連接，所述兩個緩沖器BUF的輸出端分別與所述下功率管的柵極和所述上功率管的柵極連接，所述上功率管的源極與供電端連接，所述下功率管的源極與接地端連接，所述下功率管的漏極及所述上功率管的漏極與所述輸出電感的一端連接，所述輸出電感的另一端與所述輸出電容的非接地端連接，所述輸出電容的另一端接地。

4.根據權利要求3所述的多相并聯DCDC電路，其特征在于，所述環路運放誤差放大器EA單元包括：反饋補償網絡及環路運放誤差放大器EA；

所述反饋補償網絡的第一端口與所述環路運放誤差放大器EA的負向端連接；

所述反饋補償網絡的第二端口與所述功率級電路的所述輸出電容的非接地端連接；

所述反饋補償網絡的第三端口與所述環路運放誤差放大器EA的輸出端連接；

所述環路運放誤差放大器EA的正向端與參考電壓端連接。

5.根據權利要求4所述的多相并聯DCDC電路，其特征在于，所述反饋補償網絡包括：

第一電阻與第一電容串聯后，與第二電阻并聯，所述第一電阻和所述第二電阻的連接點為所述第二端口，所述第二電阻和所述第一電容的連接點為所述第一端口；

第三電阻與第二電容串聯后，與第三電容并聯，所述第三電阻和所述第三電容的連接點與所述第一端口連接，所述第二電容和所述第三電容的連接點為所述第三端口；

第四電阻的一端與所述第一端口連接，另一端與接地端連接。

6.根據權利要求1所述的多相并聯DCDC電路，其特征在于，

所述驅動單元對應的輸出級電路單元中的功率級電路集成為一個功率級單元，并設置于所述芯片裸片die的邊緣位置。

7.根據權利要求1所述的多相并聯DCDC電路，其特征在于，

所述驅動單元為誤差放大器EA，所述驅動單元的負向端與所述驅動單元的輸出端連接，所述驅動單元的正向端與所述環路運放誤差放大器EA單元的輸出端連接。