[發明專利]硬件加解密系統及方法

在審

• 申請號: 201910381346.3
• 申請日: 2019-05-08
• 公開（公告）號: CN110110538A
• 公開（公告）日: 2019-08-09
• 發明（設計）人: 孫曉鵬;彭金輝;廖正赟;劉武忠;韓金池;衛志剛;張曉龍;徐瑞軍;石淑英
• 申請（專利權）人: 鄭州信大捷安信息技術股份有限公司
• 主分類號: G06F21/60
• 分類號: G06F21/60;H04L9/14;H04L9/06
• 代理公司: 鄭州德勤知識產權代理有限公司 41128
• 代理人: 黃紅梅

本發明提出了一種硬件加解密系統及方法，所述硬件加解密系統包括：集成在加解密芯片中的接收緩沖模塊、分配模塊、算法池、收集模塊、中間緩沖模塊以及發送緩沖模塊；本發明的硬件加解密系統及方法，能夠對送入加解密芯片的不同協議的數據包多次調用算法池中的算法，并在發送緩沖模塊輸出已全部處理完成加解密的數據包，整個加解密處理過程無需處理器邏輯處理，減輕了處理器的運行負荷，同時實現對算法資源的最大化利用，有效提升了數據包加解密處理的效率。

技術領域

本發明涉及數據安全技術領域，尤其涉及一種硬件加解密系統及方法。

背景技術

FPGA（Field-Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

在信息安全日益受到人們重視的信息化時代，數據處理及存儲產品要求不只具有處理數據的功能，還需要具有病毒防護和加解密的功能。針對此項要求，目前市場上有軟件加解密和硬件加解密兩種方案，而其中硬件加解密由于其速度快，安全性高而受到研究者的重視。

現有技術中，硬件加解密較多地采用FPGA實現。但由于一個數據包的加解密過程可能需要經歷多次算法（如SM3、SM4等）處理，且每一次算法處理完成后，需要重新回溯至CPU以對未完成加解密過程的數據包重新規劃下一次算法處理，直至該數據包完成所有加解密算法步驟；然而，上述加解密過程中，數據包需要在CPU與FPGA之間進行回傳多次方可完成加解密過程，增加了CPU的資源利用，加重了CPU的運行負荷；同時，多次回傳過程還會降低了數據包加解密處理的效率。

發明內容

鑒于上述內容，有必要提供一種硬件加解密系統及方法，其能夠降低CPU的運行負荷，并提高了數據加解密處理的效率。

本發明提供一種硬件加解密系統，包括：集成在加解密芯片中的接收緩沖模塊、分配模塊、算法池、收集模塊、中間緩沖模塊以及發送緩沖模塊；其中，

所述接收緩沖模塊，用于接收來自外部的數據包并進行緩存處理；

所述算法池，包括多個算法單元，每個算法單元能夠對數據包進行一次獨立的算法處理；

所述分配模塊，電性連接于所述接收緩沖模塊和所述中間緩沖模塊，用于根據預定的規則將所述接收緩沖模塊和所述中間緩沖模塊的數據包分配給算法池相應的算法單元；

所述收集模塊，用于收集所述算法池中每個算法單元處理過的數據包，并根據預定的規則將各個數據包分流處理；

所述中間緩沖模塊，電性連接于所述收集模塊，用于接收由所述收集模塊分流的未全部處理完成加解密的數據包并進行緩存處理，以供所述分配模塊調用，并再次分配給算法池相應的算法單元處理；

所述發送緩沖模塊，電性連接于所述收集模塊，用于接收由所述收集模塊分流的已全部處理完成加解密的數據包并進行緩存處理，以待外部設備讀取。

進一步的，所述加解密芯片為FPGA芯片或ASIC芯片。

進一步的，還包括：輸入設備和輸出設備；所述輸入設備電性連接于所述加解密芯片，用于向所述加解密芯片提供數據包并對所述數據包進行編號處理；所述輸出設備電性連接于所述加解密芯片，用于接收經由所述加解密芯片已全部處理完成加解密的數據包并依據數據包的編號進行存儲，以便于外部設備進行讀取操作。

進一步的，所述算法池包含M個第一算法單元和N個第二算法單元，所述第一算法單元采用消息摘要算法實現對數據包的數字簽名及驗證、消息認證碼生成及驗證；所述第二算法單元采用對稱密碼算法對數據包進行加解密處理。

進一步的，每個算法單元包括前緩存區、算法區以及后緩存區；