[發明專利]一種氧化物半導體TFT陣列基板及其制作方法

在審

• 申請號: 201910368310.1
• 申請日: 2019-05-05
• 公開（公告）號: CN110246848A
• 公開（公告）日: 2019-09-17
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 福建華佳彩有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77
• 代理公司: 福州市景弘專利代理事務所(普通合伙) 35219
• 代理人: 林祥翔;徐劍兵

本發明涉及顯示技術領域，尤其涉及一種氧化物半導體TFT陣列基板及其制作方法，其中所述陣列基板包括基板和依次形成在基板上的第一金屬層、柵極絕緣層、氧化物半導體有源層、第二金屬層、SINx絕緣層和SiOx絕緣層，所述第二金屬層的頂部為鉬金屬層，所述SINx絕緣層位于第二金屬層與SiOx絕緣層之間，且SINx絕緣層與第二金屬層的圖案完全重疊，所述第二金屬層形成源極和漏極，所述源極和漏極之間的位置對應的氧化物半導體有源層為溝道區域。在本方案中能夠避免第二金屬層上的鉬金屬層與SiOx絕緣層之間形成氧化鉬導致SiOx絕緣層的附著性降低，從而解決PV膜浮的發生的問題，進而保證產品的顯示效果以及良率，保障產品的信賴性，提高產品競爭力。

技術領域

本發明涉及顯示技術領域，尤其涉及一種氧化物半導體TFT陣列基板及其制作方法。

背景技術

傳統a-Si或IGZO TFT有兩種常見結構：ESL(etch stop layer)和BCE(Backchannel etch)，其中ESL結構相對BCE結構多了一道ES制程，蝕刻阻擋層ES可防止半導體有源層溝道區域受到漏源級金屬層SD刻蝕時的損傷，畫素區域TFT電學特性均一性更收斂，但因制程能力限制，TFT channel length無法做小而導致顯示屏畫素PPI受限；而傳統的BCE結構，其TFT器件channel length可以進一步縮小，且相對于ESL結構存在制程成本優勢。

現有BCE結構氧化物半導體TFT，漏源級金屬層SD的材質為純鉬Mo或者Mo/Al/Mo夾心層結構，其與第二絕緣層PV(SiOx)直接搭接，界面處鉬Mo受制程影響易形成氧化鉬，其上表面的PV_SiOx膜層附著性會變差；而且金屬Mo與SiOx熱膨脹系數相差較大，當經過后續熱制程處理，由于兩者熱膨脹系數差異，導致PV膜浮發生(嚴重可導致PV膜層剝離-peeling)；而PV膜浮issue的存在，不僅影響產品信賴性，也直接影響到產品良率與顯示效果。

因此，如何解決BCE結構氧化物半導體顯示技術中Mo/SiOx界面膜浮issue顯得尤為重要。

發明內容

為此，需要提供一種氧化物半導體TFT陣列基板及其制作方法，來解決現有陣列基板中SiOx絕緣層與第二金屬層之間容易出現膜浮發生，甚至導致SiOx絕緣層剝離，使得產品良率以及顯示效果下降，影響產品信賴性的問題。

為實現上述目的，發明人提供了一種氧化物半導體TFT陣列基板，包括基板和依次形成在基板上的第一金屬層、柵極絕緣層、氧化物半導體有源層、第二金屬層、SINx絕緣層和SiOx絕緣層，所述第二金屬層的頂部為鉬金屬層，所述SINx絕緣層位于第二金屬層與SiOx絕緣層之間，且SINx絕緣層與第二金屬層的圖案完全重疊，所述第二金屬層形成源極和漏極，所述源極和漏極之間的位置對應的氧化物半導體有源層為溝道區域。

作為本發明的一種優選結構，還包括平坦化層、觸控走線、第一絕緣層、公共電極、第二絕緣層和像素電極，所述平坦化層、觸控走線、第一絕緣層、公共電極、第二絕緣層和像素電極依次形成在SiOx絕緣層上，所述SINx絕緣層、SiOx絕緣層、第一絕緣層和第二絕緣層的相應位置均開設有過孔，所述像素電極穿過所述過孔與漏極連通。

作為本發明的一種優選結構，所述公共電極與觸控走線連接，用于傳遞觸控信號。

作為本發明的一種優選結構，所述第二金屬層為Mo/Al/Mo組成的夾心層結構。

作為本發明的一種優選結構，氧化物半導體有源層為IGZO有源層。

為實現上述目的，發明人還提供了一種氧化物半導體TFT陣列基板的制作方法，包括如下步驟：

在基板上形成第一金屬層并制作柵極驅動電路；

在柵極上形成柵極絕緣層；

在柵極絕緣層上形成氧化物半導體有源層；