[發明專利]一種分離柵閃存單元的半導體結構及其制造方法

有效

• 申請號: 201910362571.2
• 申請日: 2019-04-30
• 公開（公告）號: CN110061009B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 張磊;胡濤;王小川;田志;王奇偉;陳昊瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐偉

本發明提供了一種分離柵閃存單元的半導體結構及其制造方法。本發明所提供的分離柵閃存單元至少包括形成在襯底上的選擇柵極和浮柵極，上述選擇柵極的一側形成有隔離墻，上述隔離墻的另一側為上述浮柵極，上述隔離墻下方的襯底上部形成有離子注入區，其中上述離子注入區的離子注入類型不同于上述襯底的離子注入類型。本發明還提供了一種用以制造上述分離柵閃存單元的制造方法，本發明提供的制造方法能夠兼容現有的分離柵閃存單元的制造工藝，在不增加工藝成本、工藝復雜度的情況下所制造出的分離柵閃存單元能夠降低溝道反型空乏區域對溝道電流的影響，從而改善閃存單元溝道電流的特性，優化器件性能。

技術領域

本發明涉及半導體結構及其制造領域，尤其涉及一種分離柵閃存單元的結構及其制造。

背景技術

快閃存儲器(Flash Memory)由于具有非易失性，易于編程、擦除，使用壽命長，低成本等優點，被廣泛應用于各個領域，包括消費電子、網絡通信設備、工業儀器儀表嵌入式系統、汽車器件等。基于浮柵結構的分離柵閃存作為快閃存儲器的一種，采用源端溝道電子注入(Source-Side Hot Electron injection)機制進行編程操作，采用浮柵和擦除柵兩層多晶硅建電場增強型隧穿(Poly-to-Poly Enhance Tunneling)進行擦除操作，具有更高的編程/擦除效率，因此可以采用較厚的隧道電介質層而獲得卓越的可靠性。同時，獨立選擇柵的采用使得其不存在過擦除問題，大幅簡化了產品設計。目前基于浮柵結構的典型的分離柵flash有SST ESF3和Silvo-Flash(ZL201520483612.0)等，均采用獨立四柵結構。

分離柵閃存單元的選擇柵與浮柵之間需要使用較厚的隔離膜層(165A)進行隔離，防止高電壓編程時發生反向隧穿(reverse tunneling)問題。對于CMOS分離柵閃存單元，現有工藝中選擇柵與浮柵之間的隔離膜層下方為純P型摻雜區域，該區域在溝道反型時會成為一個空乏區，從而在電流讀取時，相當于在選擇柵溝道與浮柵溝道之間串聯了一個較大的電阻，導致電流偏低。

隨著閃存技術往高集成度趨勢發展，閃存單元尺寸與操作電壓不斷縮小，溝道電流水平不斷下降，選擇柵與浮柵之間的隔離膜層下方溝道反型空乏區對溝道整體電流的影響顯著增大，造成閃存單元擦除窗口縮減，最終導致良率與可靠性測試中與擦除相關的失效數量增加。

因此，亟需一種分離柵閃存單元的半導體結構及其制造方法，能夠降低上述溝道反型空乏區域對溝道電流的影響，從而改善閃存單元溝道電流的特性，優化器件性能。

發明內容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

如上所述，為了降低分離柵閃存單元溝道反型空乏區域對溝道電流的影響，本發明提供了一種分離柵閃存單元的半導體結構，上述分離柵閃存單元至少包括形成在襯底上的選擇柵極和浮柵極，上述選擇柵極的一側形成有隔離墻，上述隔離墻的另一側為上述浮柵極，上述隔離墻下方的襯底上部形成有離子注入區，其中上述離子注入區的離子注入類型不同于上述襯底的離子注入類型。

在上述半導體結構的一實施例中，可選的，上述離子注入區的離子注入類型為N型，上述襯底的離子注入類型為P型，其中

上述離子注入區采用的N型離子為砷。

在上述半導體結構的一實施例中，可選的，上述選擇柵極另一側的襯底上部與上述浮柵極另一側的襯底上部分別形成有上述分離柵閃存單元的源/漏極離子注入區，其中

上述離子注入區的深度小于上述源/漏極離子注入區的深度。

在上述半導體結構的一實施例中，可選的，上述源/漏極離子注入區的離子注入類型與上述離子注入區的離子注入類型相同，以及