[發明專利]一種用于印制電路板的去耦電容設計方法

有效

• 申請號: 201910362082.7
• 申請日: 2019-04-30
• 公開（公告）號: CN110348039B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 胡桂興;翟麗
• 申請（專利權）人: 北京理工大學
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京市誠輝律師事務所 11430
• 代理人: 范盈

本發明公開了一種一種用于印制電路板的去耦電容設計方法。該方法包括：去耦電容種類選取方法、5MHz以下去耦電容設計方法、在5MHz?200MHz去耦電容設計方法、每個頻段去耦電容的數量計算方法；針對100KHz?5MHz的阻抗超標區間f_a～f_b(其中f_a＜f_b)，選取自諧振頻率為f_a的電容作為最大電容，容值最小的電容器為1uF，期間每10倍程選取一個電容器；在5MHz以上200MHz以下的范圍內，根據電容器阻抗圖譜，選取電容器，并隨著頻率升高，當第一個電容器呈感性時，選取第二個呈容性的電容器，以此類推；本發明可以利用較少的去耦電容數量實現電源分配網絡阻抗優化，并且無需進行復雜的計算過程，可以節省設計時間，此外通過該方法選擇的去耦電容都是標準電容，可以降低電容的物料成本。

技術領域

本發明涉及印制電路板電磁兼容領域，特別是涉及一種用于印制電路板的去耦電容設計方法。

背景技術

電源分配網絡的性能直接影響著系統的性能，如系統可靠性，信噪比與誤碼率，及電磁兼容性等重要指標。板級電源通道阻抗過高和同步開關噪聲過大會帶來嚴重的電源完整性問題，會對器件及系統工作穩定性帶來致命的影響，嚴重的電源分配網絡設計缺陷還將導致電磁干擾在阻抗較高的諧振點形成電磁輻射，影響控制器印制電路板內部電路工作或通過線纜傳導到外界。在實際應用中，降低電源分配網絡的主要思想與方法是添加去耦電容。傳統印制電路板上晶振頻率、芯片主頻均不高，在電源完整性設計時也采用最簡單的“0.1uF電容”設計思路，即在每個電源管腳添加一個0.1uF的去耦電容，但隨著電子技術和通信技術的發展，印制電路板上的通信速率越來越快，由此帶來的同步開管噪聲問題也更加嚴重，傳統的去耦電容設計思路已經不能滿足開發者的要求，因此迫切需要一種效果更好的去耦電容優化方法。

目前，常見的去耦電容設計方法有：1)BIG-V方法，該方法通過在電壓調節模組出口處添加幾個百微法級別的體電容，又在每個電源管腳上添加一個或幾個0.1uF電容，該方法的優勢在于多個相同容值的電容并聯會使總的等效串聯電感減小，而且在電容的反諧振點有極低的阻抗。但是該方法電容值單調，很難控制并聯諧振尖峰。2)MP方法，該方法利用不同容值電容并聯產生的低阻抗來達到去耦目的，有三種MP方法，分別為每個10倍的數量級選取1、2、3種容值。但是該方法需要的去耦電容太多。3)使用優化算法進行去耦電容設計，使用通過遺傳算法、Nature-Inspired算法等來進行去耦電容設計。該方法為很多仿真軟件所采用，但是該方法計算去耦電容消耗的時間過長，并且其計算得到的電容值也不是常用的標準值，在實際應用中會增加電容的物料成本。本文提出了一種適用于寬頻帶的去耦電容快速選擇方法。

可見，當前的去耦電容設計方法都存在一些問題，如計算時間過長、需要的去耦電容過多、計算得到的電容值不標準等。去耦電容設計的重難點就在于如何快速的利用較少的標準電容實現降低電源分配網絡阻抗的目的。

發明內容

基于此，有必要提供一種可以快速的利用較少的標準電容的來有效降低電源分配網絡阻抗的去耦電容設計方法。

為實現上述目的，本發明提供了如下方案：

第一步：通過計算確定電源通道的目標阻抗；

第二步：對沒有安裝去耦電容的電路進行仿真，找出阻抗超標頻段，設第n段超標的起始頻率為f(n)_a，終止頻率為f(n)_b。

第三步：設計去耦電容容值種類。考慮到ESL的影響，1nF以下的電容均不考慮使用。1uF以下使用瓷片電容器，1uF以上使用電解電容器。供使用的電容器種類為每10倍程內包括容值為1、2.2、3.3、4.7、6.8、10的標準容值電容。根據所選電容器的寄生電阻、寄生電感和安裝電感繪制所有電容器的頻域阻抗曲線圖譜。