[發(fā)明專利]應變層的形成方法、半導體器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201910361533.5
• 申請日: 2019-04-30
• 公開（公告）號: CN110021598B
• 公開（公告）日: 2021-04-27
• 發(fā)明（設計）人: 余自強
• 申請（專利權）人: 上海新微技術研發(fā)中心有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238;H01L29/78;H01L29/06
• 代理公司: 北京成創(chuàng)同維知識產(chǎn)權代理有限公司 11449
• 代理人: 蔡純;張靖琳

公開了一種用于CFET的應變層的形成方法、半導體器件及其制造方法，其中，應變層的形成方法包括：提供襯底，在所述襯底的部分區(qū)域形成交替外延生長的第二疊層結構，所述第二疊層結構至少包括三層；蝕刻掉位于所述第二疊層結構的中間層中的至少一層，形成層間間隙；形成應變層，所述應變層充滿所述層間間隙。本發(fā)明提供的應變層的形成方法，使用原子層淀積法形成應變層，提高了應變層的應變力，同時降低了制造成本。

技術領域

本發(fā)明涉及半導體工藝技術領域，特別涉及一種應變層的形成方法、半導體器件及其制造方法。

背景技術

目前IC產(chǎn)業(yè)器件的集成度越來越大，主要的提高器件集成度的方法包括：減小器件的特征尺寸、增加晶圓面積、制備三維結構器件。

然而隨著半導體器件特征尺寸的不斷縮小使得單個晶體管的尺寸逐漸達到物理和技術的雙重極限，因此以Si作為溝道材料的互補場效應晶體管(complementary field-effect transistor,CFET)器件的遷移率越來越低，已經(jīng)無法滿足器件性能不斷提升的要求。為了解決這種問題，引入了應變技術來提高硅材料的遷移率。

以CFET為例，CFET是由NMOS和PMOS場效應晶體管構成的半導體器件。常規(guī)技術中，NMOS晶體管和PMOS晶體管呈平面分布，分別占用各自的面積，不利于電路密度的提高。因而出現(xiàn)了將NMOS疊加在PMOS或將PMOS疊加在NMOS上的CFET，用以減少器件的面積。為了提高遷移率，需要分別形成NMOS和PMOS的應變層，以提供各自所需的張應力或壓應力。

發(fā)明內容

鑒于上述問題，本發(fā)明提供一種應變層的形成方法，通過原子層淀積法形成的應變層，具有優(yōu)異的均勻性，并且由于沉積參數(shù)的可控性，使得應變層能夠提供較高的應變力。

本發(fā)明提供一種半導體器件及其制造方法，半導體器件包括第一晶體管和第二晶體管，其中第二晶體管位于第一晶體管之上，第二晶體管為P型，第一晶體管為N型，雙方使用同一個應變層。其中，應變層將第一晶體管與第二晶體管的源區(qū)和漏區(qū)隔開，同時，第一晶體管與第二晶體管的源區(qū)和漏區(qū)分別接觸應變層的不同表面，以獲得所需的張應力或壓應力。

根據(jù)本發(fā)明的一方面，提供一種用于CFET的應變層的形成方法，其特征在于，包括：

提供襯底；

在所述襯底的部分區(qū)域形成交替外延生長的第二疊層結構，所述第二疊層結構至少包括三層；

蝕刻掉位于所述第二疊層結構的中間層中的至少一層，形成層間間隙；

形成應變層，所述應變層充滿所述層間間隙。

可選地，所述蝕刻第二疊層結構的方法包括：原子層刻蝕方法。

可選地，所述形成應變層的方法包括：原子層淀積法。

可選地，所述應變層的材料包括：氧化物。

可選地，所述第二疊層結構中位于應變層的上層和/或下層結構用于形成晶體管的源區(qū)和/或漏區(qū)。

根據(jù)本發(fā)明的另一方面，提供一種半導體器件的制造方法，其特征在于，形成應變層的步驟包括：

在半導體襯底上的部分區(qū)域形成交替外延生長的第二疊層結構，所述第二疊層結構至少包括三層；

蝕刻掉位于所述第二疊層結構的中間層中的至少一層，形成層間間隙；

形成應變層，所述應變層充滿所述層間間隙。

可選地，所述蝕刻第二疊層結構的方法包括：原子層刻蝕方法。

可選地，所述形成應變層的方法包括：原子層淀積法。

可選地，所述應變層的材料包括：氧化物。