[發(fā)明專利]一種可同時測定光源波長及光強的CMOS集成電路

在審

• 申請?zhí)枺?/td>: 201910361176.2
• 申請日: 2019-04-30
• 公開（公告）號: CN110057455A
• 公開（公告）日: 2019-07-26
• 發(fā)明（設計）人: 施朝霞;李如春;吳麗麗
• 申請（專利權(quán)）人: 浙江工業(yè)大學
• 主分類號: G01J9/00
• 分類號: G01J9/00;G01J1/44
• 代理公司: 杭州天正專利事務所有限公司 33201
• 代理人: 王兵;黃美娟

可同時測定光源波長及光強的CMOS集成電路，包括掩埋雙PN結(jié)光電二極管傳感單元(1)、單結(jié)光電流提取放大電路(2)、雙結(jié)光電流提取放大電路(3)、單結(jié)光電流差分放大電路(4)、高靈敏電流電壓轉(zhuǎn)換電路(5)、第一單結(jié)光電流對數(shù)電壓轉(zhuǎn)換電路(6)、第二單結(jié)光電流對數(shù)電壓轉(zhuǎn)換電路(7)、電壓差分電路(8)。本發(fā)明利用垂直堆疊的不同結(jié)深PN結(jié)光電二極管的光電流與光波長及光強的依賴關(guān)系，通過對不同結(jié)深PN結(jié)光電二極管電流求比值和求和的兩種處理方法，可同時測定光源的波長及光強，實現(xiàn)了對未知光源的多參數(shù)單片檢測。

技術(shù)領域

本發(fā)明涉及的一種可同時測定光源波長及光強的CMOS集成電路。

背景技術(shù)

掩埋CMOS雙PN結(jié)光電二極管，由兩個垂直堆疊的不同深度的二極管構(gòu)成。不同深度的PN結(jié)二極管的光電流產(chǎn)生與入射光的波長有關(guān)，且垂直堆疊的不同深度的兩個二極管的光電流比值與入射光波長呈線性關(guān)系，可用于對光源波長的測定。另外PN結(jié)二極管的光電流大小可用來測定光源的光強，采用掩埋CMOS雙PN結(jié)光電二極管并聯(lián)輸出結(jié)構(gòu)，可以提高光強測定的靈敏度。

采用標準CMOS工藝可將掩埋CMOS雙PN結(jié)光電二極管傳感單元與信號處理電路集成，信號處理電路可對PN結(jié)光電二極管產(chǎn)生的電流進行放大提取、差分、求和、電流比值轉(zhuǎn)換成電壓輸出、電流轉(zhuǎn)換成電壓輸出。

現(xiàn)有的基于掩埋雙PN結(jié)光電二極管的集成電路可實現(xiàn)對光波長或光照強度的單一參數(shù)測量，后續(xù)信號處理電路比較簡單，無法滿足對同一光源多參數(shù)測量的要求。

發(fā)明內(nèi)容

本發(fā)明要克服現(xiàn)有技術(shù)的上述缺點，提供一種可同時測定光源波長及光強的CMOS集成電路。

本發(fā)明利用垂直堆疊的不同結(jié)深PN結(jié)光電二極管的光電流與光波長及光強的依賴關(guān)系，通過對不同結(jié)深PN結(jié)光電二極管電流求比值和求和的兩種處理方法，可同時測定光源的波長及光強，實現(xiàn)了對未知光源的多參數(shù)單片檢測。

本發(fā)明闡述的一種可同時測定光源波長及光強的CMOS集成電路，由掩埋雙PN結(jié)光電二極管傳感單元1、單結(jié)光電流提取放大電路2、雙結(jié)光電流提取放大電路3、單結(jié)光電流差分放大電路4、高靈敏電流電壓轉(zhuǎn)換電路5、第一單結(jié)光電流對數(shù)電壓轉(zhuǎn)換電路6、第二單結(jié)光電流對數(shù)電壓轉(zhuǎn)換電路7、電壓差分電路8，共8個模塊組成。

所述掩埋雙PN結(jié)光電二極管傳感單元1第一輸出端1b1與單結(jié)光電流提取放大電路2輸入端2a相連，第二輸出端1b2與雙結(jié)光電流提取放大電路3輸入端3a相連；

掩埋雙PN結(jié)光電二極管傳感單元1由由淺PN結(jié)光電二極管D1和深PN結(jié)光電二極管D2組成，所述光電二極管D1與所述光電二極管D2共陰極連接，并引出第二輸出端1b2，所述光電二極管D2陽極接地，所述光電二極管D1陽極引出第一輸出端1b1；

所述單結(jié)光電流提取放大電路2輸入端2a與掩埋雙PN結(jié)光電二極管傳感單元1第一輸出端1b1相連，第一輸出端2b1與單結(jié)光電流差分放大電路4輸入端4a相連，第二輸出端2b2與第一單結(jié)光電流對數(shù)電壓轉(zhuǎn)換電路6輸入端6a相連；

單結(jié)光電流提取放大電路2由NMOS管N1、N2、N3、N4、N5、N6、N7和PMOS管P1、P2組成；所述PMOS管P1源極接電源VDD，漏極接所述NMOS管N1漏極，所述NMOS管N1柵漏短接，源極接地，所述PMOS管P2源極接所述PMOS管P1柵極，并作為輸入端2a，柵極接所述PMOS管P1漏極，所述NMOS管N4、N5、N7源極短接并接地，所述NMOS管N4柵漏短接，并與所述NMOS管N5、N7的柵極相連，所述NMOS管N2柵漏短接，并與所述NMOS管N3、N6的柵極相連，所述NMOS管N2漏極與所述PMOS管P2漏極相連，源極與所述NMOS管N4柵極相連，所述NMOS管N3漏極作為第一輸出端2b1，源極與所述NMOS管N5漏極相連，所述NMOS管N6漏極作為第二輸出端2b2，源極與所述NMOS管N7漏極相連；