[發明專利]一種可同時測定光源波長及光強的CMOS集成電路

在審

• 申請號: 201910361176.2
• 申請日: 2019-04-30
• 公開（公告）號: CN110057455A
• 公開（公告）日: 2019-07-26
• 發明（設計）人: 施朝霞;李如春;吳麗麗
• 申請（專利權）人: 浙江工業大學
• 主分類號: G01J9/00
• 分類號: G01J9/00;G01J1/44
• 代理公司: 杭州天正專利事務所有限公司 33201
• 代理人: 王兵;黃美娟

1.可同時測定光源波長及光強的CMOS集成電路，其特征在于：包括掩埋雙PN結光電二極管傳感單元(1)、單結光電流提取放大電路(2)、雙結光電流提取放大電路(3)、單結光電流差分放大電路(4)、高靈敏電流電壓轉換電路(5)、第一單結光電流對數電壓轉換電路(6)、第二單結光電流對數電壓轉換電路(7)、電壓差分電路(8)；

所述掩埋雙PN結光電二極管傳感單元(1)第一輸出端(1b1)與單結光電流提取放大電路(2)輸入端(2a)相連，第二輸出端(1b2)與雙結光電流提取放大電路(3)輸入端(3a)相連；

掩埋雙PN結光電二極管傳感單元(1)由由淺PN結光電二極管D1和深PN結光電二極管D2組成，所述光電二極管D1與所述光電二極管D2共陰極連接，并引出第二輸出端(1b2)，所述光電二極管D2陽極接地，所述光電二極管D1陽極引出第一輸出端(1b1)；

所述單結光電流提取放大電路(2)輸入端(2a)與掩埋雙PN結光電二極管傳感單元(1)第一輸出端(1b1)相連，第一輸出端(2b1)與單結光電流差分放大電路(4)輸入端(4a)相連，第二輸出端(2b2)與第一單結光電流對數電壓轉換電路(6)輸入端(6a)相連；

單結光電流提取放大電路(2)由NMOS管N1、N2、N3、N4、N5、N6、N7和PMOS管P1、P2組成；所述PMOS管P1源極接電源VDD，漏極接所述NMOS管N1漏極，所述NMOS管N1柵漏短接，源極接地，所述PMOS管P2源極接所述PMOS管P1柵極，并作為輸入端(2a)，柵極接所述PMOS管P1漏極，所述NMOS管N4、N5、N7源極短接并接地，所述NMOS管N4柵漏短接，并與所述NMOS管N5、N7的柵極相連，所述NMOS管N2柵漏短接，并與所述NMOS管N3、N6的柵極相連，所述NMOS管N2漏極與所述PMOS管P2漏極相連，源極與所述NMOS管N4柵極相連，所述NMOS管N3漏極作為第一輸出端(2b1)，源極與所述NMOS管N5漏極相連，所述NMOS管N6漏極作為第二輸出端(2b2)，源極與所述NMOS管N7漏極相連；

所述雙結光電流提取放大電路(3)輸入端(3a)與掩埋雙PN結光電二極管傳感單元(1)第二輸出端(1b2)相連，第一輸出端(3b1)與單結光電流差分放大電路(4)輸入端(4a)相連，第二輸出端(3b2)與高靈敏電流電壓轉換電路(5)輸入端(5a)相連；

雙結光電流提取放大電路(3)由NMOS管N8、N9和PMOS管P3、P4、P5、P6、P7、P8、P9組成；所述PMOS管P3、P4、P5、P8源極短接并接電源VDD，所述PMOS管P3柵漏短接，所述NMOS管N8柵漏短接，并與所述PMOS管P3的漏極和所述NMOS管N9的柵極相連，所述NMOS管N8的源極接地，所述NMOS管N9源極接輸入端(3a)，所述PMOS管P4柵漏短接，并與所述PMOS管P5、P8的柵極相連，所述PMOS管P6的柵漏短接，并與所述PMOS管P7、P9的柵極相連，所述PMOS管P4的漏極與所述PMOS管P6的源極相連，所述PMOS管P5的漏極與所述PMOS管P7的源極相連，所述PMOS管P8的漏極與所述PMOS管P9的源極相連，所述PMOS管P6的漏極與所述NMOS管N9的漏極相連，所述PMOS管P7的漏接接第一輸出端(3b1)，所述PMOS管P9的漏極接第二輸出端(3b2)；

所述單結光電流差分放大電路(4)輸入端(4a)與單結光電流提取放大電路(2)第一輸出端(2b1)、雙結光電流提取放大電路(3)第一輸出端(3b1)短接相連，輸出端(4b)與第二單結光電流對數電壓轉換電路(7)輸入端(7a)相連；

單結光電流差分放大電路(4)由NMOS管N10、N11、N12、N13、N14、N15與PMOS管P10、P11組成；所述NMOS管N12、N13、N15源極短接并接地，所述NMOS管N12柵漏短接，并與所述NMOS管N13、N15的柵極相連，所述NMOS管N10的柵漏短接，作為輸入端(4a)，并與所述NMOS管N11、N14的柵極相連，所述NMOS管N10的源極與所述NMOS管N12的漏極相連，所述NMOS管N11的源極與所述NMOS管N13的漏極相連，所述NMOS管N14的源極與所述NMOS管N15的漏極相連，所述PMOS管P10柵漏短接，并與所述PMOS管P11的源極相連，所述PMOS管P10的源極接電源VDD，所述PMOS管P11柵漏短接并與所述NMOS管N11漏極相連，所述NMOS管N14的漏極作為輸出端(4b)；

所述高靈敏電流電壓轉換電路(5)輸入端(5a)與雙結光電流提取放大電路(3)的第二輸出端(3b2)相連，輸入端RESET為外接復位信號，輸出端(5b)為VG輸出；

高靈敏電流電壓轉換電路(5)由NMOS管N16、N17、N18、N19和PMOS管P12、P13、P14、P15及電容C1組成；所述NMOS管N19、N20源極短接并接地，所述PMOS管P12、P13源極短接并接電源VDD，所述PMOS管P13柵漏短接，并與所述PMOS管P12的柵極和所述PMOS管P15的源極相連，所述PMOS管P15柵漏短接，并與所述PMOS管P14的柵極和所述NMOS管N18的柵漏相連，所述PMOS管P12的漏極與所述PMOS管P14的源極相連，所述PMOS管P14的漏極與所述NMOS管N17的漏極相連，所述NMOS管N17、N18的柵極相連，所述NMOS管N17的源極與所述NMOS管N19的漏極相連，所述NMOS管N20的柵漏短接，并與所述NMOS管N18的源極相連，所述電容C1的一端與所述NMOS管N19的柵極相連，另一端與所述NMOS管N17的漏極相連，并作為輸出端(5b)，所述NMOS管N16并聯在所述電容C1兩端，其源極與漏極分別與所述電容C1的兩端相連，所述NMOS管N16的柵極接輸入端RESET，所述NMOS管N19的柵極作為輸入端(5a)；

第一單結光電流對數電壓轉換電路(6)的輸入端(6a)與單結光電流提取放大電路(2)的第二輸出端(2b2)相連，輸出端(6b)與電壓差分電路(8)的第一輸入端(8a1)相連；

第一單結光電流對數電壓轉換電路(6)由NMOS管N21、N22、N23和PMOS管P16、P17、P18組成；所述NMOS管N22、N23的源極短接并接地，所述NMOS管N22的柵極和所述NMOS管N21的源極相連，并作為輸入端(6a)，所述NMOS管N21的漏極與所述PMOS管P16、P17的源極短接并接電源VDD，所述NMOS管N21的柵極與所述PMOS管P16的漏極和所述NMOS管N22的漏極相連，并作為輸出端(6b)，所述PMOS管P17柵漏短接，并與所述PMOS管P18的源極相連，所述PMOS管P18柵漏短接并與柵漏短接的NMOS管N23的柵極相連，所述PMOS管P16的柵極與所述NMOS管N23的柵極相連；

第二單結光電流對數電壓轉換電路(7)的輸入端(7a)與單結光電流差分放大電路(4)的輸出端(4b)相連，輸出端(7b)與電壓差分電路(8)的第二輸入端(8a2)相連；

第二單結光電流對數電壓轉換電路(7)由NMOS管N24、N25、N26和PMOS管P19、P20、P21組成；所述NMOS管N25、N26的源極短接并接地，所述NMOS管N25的柵極和所述NMOS管N24的源極相連，并作為輸入端(7a)，所述NMOS管N24的漏極與所述PMOS管P19、P20的源極短接并接電源VDD，所述NMOS管N24的柵極與所述PMOS管P19的漏極和所述NMOS管N25的漏極相連，并作為輸出端(7b)，所述PMOS管P20柵漏短接，并與所述PMOS管P21的源極相連，所述PMOS管P21柵漏短接并與柵漏短接的NMOS管N26的柵極相連，所述PMOS管P19的柵極與所述NMOS管N26的柵極相連；

所述電壓差分電路(8)的第一輸入端(8a1)與第一單結光電流對數電壓轉換電路(6)的輸出端(6b)相連，第二輸入端(8a2)與第二單結光電流對數電壓轉換電路(7)的輸出端(7b)相連，輸出端(8b)為VB輸出；

電壓差分電路(8)由NMOS管N27、N28、N29、N30和PMOS管P22、P23、P24組成；所述PMOS管P22、P23、P24源極短接并接電源VDD，所述PMOS管P23柵漏短接并與所述PMOS管P22柵極相連，所述PMOS管P22漏極與所述NMOS管N27漏極相連，并作為輸出端(8b)，所述NMOS管N27柵極作為第一輸入端(8a1)，所述NMOS管N27、N28源極相連，并與所述NMOS管N29的漏極相連，所述NMOS管N28的漏極與所述PMOS管P23的漏極相連，所述NMOS管N28的柵極作為第二輸入端(8a2)，所述NMOS管N29、N30的源極相連并接地，所述NMOS管N29、N30的柵極相連，所述NMOS管N30的柵漏短接，所述PMOS管P24的柵漏短接，并與所述NMOS管N30的柵極相連。