[發明專利]一種APUF電路結構

有效

• 申請號: 201910360101.2
• 申請日: 2019-04-30
• 公開（公告）號: CN110048858B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 李冰;文靜;劉勇;董乾;張林;沈克強;王剛;趙霞
• 申請（專利權）人: 東南大學
• 主分類號: H04L9/32
• 分類號: H04L9/32
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 熊玉瑋

1.一種APUF電路結構，其特征在于：

所述的APUF電路結構，包括：信號延時抵消模塊、上延時模塊、下延時模塊、上仲裁選擇模塊、下仲裁選擇模塊以及最終仲裁器，其中，所述信號延時抵消模塊由3個LUT組成，所述上延時模塊和所述下延時模塊均采用類DAPUF電路，上延時模塊包含第一信號鏈路(A)、第二信號鏈路(B)、第三信號鏈路(C)和第四信號鏈路(D)這4條并行的信號鏈路，下延時模塊包含第五信號鏈路(E)、第六信號鏈路(F)、第七信號鏈路(G)和第八信號鏈路(H)這4條并行的信號鏈路；

信號延時抵消模塊平均等長地向每條信號鏈路輸入上升沿信號，上仲裁選擇模塊接收第一信號鏈路(A)、第二信號鏈路(B)、第三信號鏈路(C)和第四信號鏈路(D)的輸出信號；下仲裁選擇模塊接收第五信號鏈路(E)、第六信號鏈路(F)、第七信號鏈路(G)和第八信號鏈路(H)的輸出信號，上仲裁選擇模塊對上延時模塊中任意兩條信號鏈路的輸出信號進行比較后輸出上延時模塊的最快信號路徑和最慢信號路徑，下仲裁選擇模塊對下延時模塊中任意兩條信號鏈路的輸出信號進行比較后輸出下延時模塊的最快信號路徑和最慢信號路徑，上仲裁選擇模塊和下仲裁選擇模塊輸出的信號路徑都通向所述最終仲裁器，最終仲裁器對上仲裁選擇模塊和下仲裁選擇模塊輸出信號路徑差異最大的兩者進行最終仲裁。

2.根據權利要求1所述的一種APUF電路結構，其特征在于：

每條信號鏈路由N個二選一數據選擇器串聯組成，每個二選一數據選擇器有一個信號輸入端、一個地址輸入端和一個信號輸出端；

在第一信號鏈路(A)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第一信號鏈路(A)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第二信號鏈路(B)中的第i+1級數據選擇器的信號輸入端；

在第二信號鏈路(B)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第二信號鏈路(B)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第一信號鏈路(A)中的第i+1級數據選擇器的信號輸入端；

在第三信號鏈路(C)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第三信號鏈路(C)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第四信號鏈路(D)中的第i+1級數據選擇器的信號輸入端；

在第四信號鏈路(D)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第四信號鏈路(D)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第三信號鏈路(C)中的第i+1級數據選擇器的信號輸入端；

在第五信號鏈路(E)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第五信號鏈路(E)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第六信號鏈路(F)中的第i+1級數據選擇器的信號輸入端；

在第六信號鏈路(F)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第六信號鏈路(F)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第五信號鏈路(E)中的第i+1級數據選擇器的信號輸入端；

在第七信號鏈路(G)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第七信號鏈路(G)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第八信號鏈路(H)中的第i+1級數據選擇器的信號輸入端；

在第八信號鏈路(H)中，第i級數據選擇器的地址輸入端接收激勵信號，信號輸出端一部分經直線路徑連接到第八信號鏈路(H)中的第i+1級數據選擇器的信號輸入端，另一部分經交叉路徑連接到第七信號鏈路(G)中的第i+1級數據選擇器的信號輸入端。