[發明專利]半導體裝置及其制造方法

在審

• 申請號: 201910348457.4
• 申請日: 2019-04-28
• 公開（公告）號: CN110429082A
• 公開（公告）日: 2019-11-08
• 發明（設計）人: 藤田直樹;中村弘幸
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/82
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李輝

本公開的實施例涉及半導體裝置。提高了半導體裝置的可靠性。在半導體裝置SA1中，電連接到緩沖電容器的電容器電極的緩沖電容器焊盤SNP形成在半導體芯片CHP的表面上。

相關申請的交叉引用

2018年5月1日提交的日本專利申請號2018-088248的公開內容，包括說明書、附圖和摘要，通過引用整體并入本文。

技術領域

本發明涉及半導體裝置及其制造技術，例如，涉及具有緩沖電容器的半導體裝置和對其制造技術有效的技術。

背景技術

日本未審查專利申請公開號2017-63124和2017-143188描述了涉及半導體裝置的技術，其中緩沖電容器形成在半導體芯片內。

發明內容

在包括功率晶體管的半導體裝置中，可以使用與功率晶體管并聯連接的緩沖電容器，以衰減包括在功率晶體管的輸出電壓中的浪涌電壓，以防止元件擊穿并抑制基于浪涌電壓的電磁干擾波的產生。特別地，作為發明人的檢查結果，已經闡明，當緩沖電容器設置在其中形成功率晶體管的半導體芯片內部時，存在新的改進空間，且其未出現在其中緩沖電容器設置在半導體芯片外部的配置中。因此，在具有在其中形成功率晶體管的半導體芯片內部提供緩沖電容器的配置的半導體裝置中，期望設計出顯而易見的新的改進空間。

根據本說明書的描述和附圖，其他目的和新穎特征將變得顯而易見。

在根據一個實施例的半導體裝置中，電連接到緩沖電容器的電容器電極的緩沖電容器焊盤形成在半導體芯片的表面上。

根據該實施例，可以提高半導體裝置的可靠性。

附圖說明

圖1是示出用于抑制浪涌電壓的電路配置的示例的電路圖。

圖2是示出包括功率MOSFET和緩沖電容器的半導體裝置的概略配置的截面圖。

圖3是示出了在功率MOSFET和緩沖電容器混合的混合半導體裝置中在沒有精巧性的情況下不能進行篩選測試的圖。

圖4是表示施加在緩沖電容器的電容器電極之間的脈沖電壓的圖。

圖5是示出了在混合IGBT和緩沖電容器的半導體裝置的情況下在沒有精巧性的情況下不能進行篩選測試的圖。

圖6是示出施加在緩沖電容器的電容器電極之間的脈沖電壓的圖。

圖7是示意性地示出在執行篩選測試的篩選步驟中的半導體裝置的電路配置的電路圖。

圖8是示意性地示出在執行了篩選測試之后的組裝工藝中的半導體裝置的電路配置的電路圖。

圖9是示出根據實施例的半導體裝置的外部配置的圖。

圖10是示出根據實施例的半導體裝置的內部結構的圖。

圖11是示出在實施例的半導體芯片中連接作為緩沖電容器的組件的第二電容器電極和緩沖電容器焊盤的概略布局配置的圖。

圖12是實施例中的半導體芯片的截面圖。

圖13是示意地表示半導體晶片的圖。

圖14是示出篩選測試的流程的流程圖。

圖15是示出篩選測試的示例的流程圖。

圖16是示出根據實施例的制造半導體裝置的工藝的截面圖。

圖17是示出圖16之后的半導體裝置的制造工藝的截面圖。

圖18是示出圖17之后的半導體裝置的制造工藝的截面圖。