[發明專利]溝槽型MOSFET器件制造方法

在審

• 申請號: 201910347466.1
• 申請日: 2019-04-28
• 公開（公告）號: CN110047759A
• 公開（公告）日: 2019-07-23
• 發明（設計）人: 蔡金勇
• 申請（專利權）人: 矽力杰半導體技術(杭州)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;劉靜

公開一種溝槽型MOSFET器件制造方法，包括在基層中形成從上表面延伸至其內部的溝槽；在溝槽的下部形成第一絕緣層和屏蔽導體；在位于溝槽中部的第二絕緣層的上部形成柵極介質層和柵極導體，柵極導體的頂部低于所述外延層的上表面；以及在形成體區之前，在柵極導體頂部鄰近溝槽側壁的區域形成阻擋區，以阻止后續離子注入時的雜質從溝槽的側壁注入外延層中。本發明提出的溝槽型MOSFET器件制造方法，在形成體區之前形成阻擋區，可防止注入的離子從溝槽中回刻蝕柵極導體的位置的側壁注入外延層，避免柵極導體回刻深度對體區和源區深度的影響。

技術領域

本發明涉及半導體技術領域，具體地，涉及一種溝槽型MOSFET器件制造方法。

背景技術

隨著半導體技術的發展，功率器件作為集成電路中的重要組成部分，被廣泛應用于汽車電子、通信設備等多個領域。目前常用的功率器件包括溝槽型MOSFET器件、平面擴散型MOSFET器件等。

現有技術中，為了保證屏蔽柵溝槽型MOSFET器件中的柵極導體在外延層表面沒有殘留，一般會對溝槽中柵極導體進行蝕刻處理，然而對柵極導體的蝕刻深度在同一柵極導體的不同位置以及在不同批次的MOSFET器件制造中均存在差異，在進行后續的離子注入時，雜質會從柵極導體頂部的溝槽側壁進入到外延層，進而影響MOSFET器件中體區的深度和結深，使得體區的深度和結深會隨著柵極導體刻蝕深度的差異而波動，導致器件的閾值電壓Vth、柵漏電容Cgd特性等受到大幅影響，嚴重的甚至出現軟擊穿的現象。

因此，需要提供一種溝槽型MOSFET器件制造方法以解決上述因柵極導體回刻蝕深度差異影響器件性能的技術問題。

發明內容

鑒于上述問題，本發明的目的在于提供一種溝槽型MOSFET器件制造方法，從而避免柵極導體回刻深度差異對體區和源區深度造成影響，進而保證了MOSFET器件的閾值電壓Vth、柵漏電容Cgd等特性不受影響。

根據本發明的一方面，提供一種溝槽型MOSFET器件制造方法，包括：在基層中形成從上表面延伸至其內部的溝槽；在所述溝槽的下部形成第一絕緣層和屏蔽導體；在所述溝槽的上部形成柵極介質層和柵極導體，其中，所述柵極導體的頂部低于所述基層的上表面；以及在形成體區之前，在所述柵極導體頂部鄰近所述溝槽側壁的區域形成阻擋區，以阻止后續離子注入時的雜質從所述溝槽的側壁注入所述基層中。

可選地，形成所述阻擋區的步驟包括：在所述柵極導體頂部和所述柵極介質層上形成第三絕緣層；以及刻蝕所述第三絕緣層以形成位于所述柵極導體頂部鄰近所述溝槽側壁區域的所述阻擋區。

可選地，所述第三絕緣層為正硅酸乙酯氧化層。

可選地，所述阻擋區的厚度隨所述基層上表面至所述柵極導體頂部的距離變化而自適應變化。

可選地，所述阻擋區靠近所述溝槽側壁的厚度大于所述阻擋區遠離所述溝槽側壁的厚度。

可選地，所述阻擋區的厚度小于或者等于所述基層上表面至所述柵極導體頂部的距離。

可選地，所述方法還包括在所述溝槽中形成位于所述屏蔽導體和所述柵極導體之間的第二絕緣層。

可選地，形成所述柵極導體的步驟包括：在所述第二絕緣層上方填充導體層，所述導體層包括位于所述溝槽內的第一部分和位于所述基層上表面的第二部分；回刻蝕所述導體層以形成所述柵極導體。

可選地，至少回刻蝕所述導體層的所述第二部分以形成所述柵極導體。

可選地，所述屏蔽導體和所述柵極導體分別包括多晶硅。

可選地，所述第一絕緣層位于所述溝槽的下部側壁和底部，且將所述屏蔽導體與所述基層隔離。