[發(fā)明專利]陣列基板

有效

• 申請?zhí)枺?/td>: 201910334424.4
• 申請日: 2019-04-24
• 公開（公告）號: CN110060639B
• 公開（公告）日: 2021-07-06
• 發(fā)明（設(shè)計）人: 薛炎
• 申請（專利權(quán)）人: 深圳市華星光電半導體顯示技術(shù)有限公司
• 主分類號: G09G3/3266
• 分類號: G09G3/3266
• 代理公司: 深圳翼盛智成知識產(chǎn)權(quán)事務(wù)所(普通合伙) 44300
• 代理人: 黃威

1.一種陣列基板，其特征在于，所述陣列基板包括GOA電路以及集成于所述GOA電路后端的多個OR邏輯門單元；

所述GOA電路包括有多個級聯(lián)的GOA單元，每個所述GOA單元包含有掃描信號端，所述掃描信號端用于輸出對應(yīng)的掃描信號，至少三個連續(xù)的所述GOA單元通過所述掃描信號端接入一個所述OR邏輯門單元；

設(shè)n為自然數(shù)，其中，第n級所述GOA單元輸出第n級所述掃描信號；第n級所述OR邏輯門單元包括有六個薄膜晶體管，第一直流低電壓，第二直流低電壓，直流高電壓，WR控制信號和OR邏輯門輸出信號；

其中，第一薄膜晶體管的柵極連接所述直流高電壓，源極和漏極分別連接第n級所述OR邏輯門輸出信號和第二薄膜晶體管的柵極；

第二薄膜晶體管的源極和漏極分別連接所述直流高電壓和第三薄膜晶體管的柵極，且所述第二薄膜晶體管的柵極與所述直流高電壓連接；

所述第三薄膜晶體管的源極和漏極分別連接所述第二直流低電壓和第n級所述OR邏輯門輸出信號，且所述第三薄膜晶體管的柵極與所述WR控制信號連接；

第四薄膜晶體管的柵極連接第n級所述掃描信號，源極和漏極分別連接所述WR控制信號和所述第一直流低電壓；

第五薄膜晶體管的柵極連接第n+1級所述掃描信號，源極和漏極分別連接所述WR控制信號和所述第一直流低電壓；

第六薄膜晶體管的柵極連接第n+2級所述掃描信號，源極和漏極分別連接所述WR控制信號和所述第一直流低電壓。

2.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n-1級所述掃描信號、第n級所述掃描信號、第n+1級所述掃描信號為第n-1級所述OR邏輯門單元的輸入信號；

第n級所述掃描信號、第n+1級所述掃描信號、第n+2級所述掃描信號為第n級所述OR邏輯門單元的輸入信號。

3.根據(jù)權(quán)利要求2所述的陣列基板，其特征在于，設(shè)m為自然數(shù)，所述GOA電路包括有m個所述GOA單元（mn），第m-1級和第m級所述GOA單元為虛擬GOA單元。

4.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n級所述掃描信號為高電位，所述第六薄膜晶體管打開，所述WR控制信號為低電位，所述第三薄膜晶體管關(guān)閉，所述第一薄膜晶體管打開，第n級所述OR邏輯門輸出信號輸出高電位。

5.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n級所述掃描信號為低電位，第n+1級所述掃描信號為高電位，所述第五薄膜晶體管打開，所述第六薄膜晶體管關(guān)閉，所述WR控制信號為低電位，第n級所述OR邏輯門輸出信號輸出高電位。

6.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n+1級所述掃描信號為低電位，第n+2級所述掃描信號為高電位，所述第六薄膜晶體管打開，所述第五薄膜晶體管關(guān)閉，所述WR控制信號為低電位，第n級所述OR邏輯門輸出信號輸出高電位。

7.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n+2級所述掃描信號為低電位，所述第四薄膜晶體管關(guān)閉，所述WR控制信號為高電位，所述第三薄膜晶體管打開，第n級所述OR邏輯門輸出信號輸出低電位。

8.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，所述第二直流低電壓大于所述第一直流低電壓。

9.根據(jù)權(quán)利要求8所述的陣列基板，其特征在于，所述GOA電路為基于IGZO材料制備的GOA電路。

10.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，第n級所述GOA單元包括上拉控制模塊、上拉模塊、下拉模塊、下拉維持模塊、反相器模塊以及反饋模塊。