[發明專利]溝槽式功率半導體組件及其制造方法

在審

• 申請號: 201910333698.1
• 申請日: 2019-04-24
• 公開（公告）號: CN111863617A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 許修文
• 申請（專利權）人: 帥群微電子股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423;H01L29/06
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 王宇航;黃艷

本發明公開一種溝槽式功率半導體組件及其制造方法。在溝槽式功率半導體組件的制造方法中，形成溝槽式柵極結構的步驟是先在溝槽內形成遮蔽電極、底部絕緣層以及上絕緣層。底部絕緣層覆蓋溝槽的一下方內壁面，并圍繞遮蔽電極。上絕緣層覆蓋溝槽的一上方內壁面，且上絕緣層的厚度小于底部絕緣層的厚度。之后，形成層間介電層以及U型屏蔽層于溝槽內。層間介電層設置于上絕緣層與U型屏蔽層之間。之后，通過U型屏蔽層，去除位于溝槽上半部的一部分上絕緣層以及一部分層間介電層，以形成一極間介電層。

技術領域

本發明涉及一種功率半導體組件及其制造方法，特別是涉及一種具有遮蔽電極的溝槽式功率半導體組件及其制造方法。

背景技術

現有的溝槽式功率金屬氧化物半導體場效晶體管(Power Metal OxideSemiconductor Field Transistor,Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中柵極/漏極的電容值(Cgd)是影響切換損失的重要參數。柵極/漏極電容值太高會造成切換損失增加，進而限制功率型金屬氧化物半導體場效晶體管的切換速度，不利于應用高頻電路中。

現有的溝槽式功率金屬氧化物半導體場效晶體管會具有一位于柵極溝槽下半部的遮蔽電極(shielding electrode)，以降低柵極/漏極電容值，并在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓。因此，可進一步優化外延層的厚度以及阻值。

目前，在形成具有遮蔽電極的溝槽式功率金屬氧化物半導體場效晶體管的工藝中，柵氧化層與柵極及遮蔽電極之間的極間介電層是在同一熱氧化步驟中完成。也就是說，極間介電層的厚度只略大于或等于柵氧化層。

另一方面，極間介電層通常是通過氧化多晶硅(也就是遮蔽電極)頂部而形成，因此極間介電層的致密性與耐壓強度都比柵氧化層低。因此，現有的溝槽式功率金屬氧化物半導體場效晶體管中，在柵極與遮蔽電極之間的耐壓不足，并且可能在兩者之間產生漏電流，進而影響組件可靠度。

發明內容

本發明所要解決的技術問題在于，改善柵極以及遮蔽電極之間的耐壓不足或是漏電流，以提升組件可靠度。

為了解決上述的技術問題，本發明所采用的其中一技術方案是，提供一種溝槽式功率半導體組件的制造方法。形成一外延層于一基材上。在外延層內至少形成一溝槽，并形成溝槽柵極結構于溝槽內。形成溝槽柵極結構的至少包括下列步驟。在溝槽內形成遮蔽電極、底部絕緣層以及上絕緣層。底部絕緣層覆蓋溝槽的下方內壁面，并圍繞遮蔽電極。上絕緣層覆蓋溝槽的上方內壁面，且上絕緣層的厚度小于底部絕緣層的厚度。之后，形成層間介電層以及U型屏蔽層于溝槽內。層間介電層設置于上絕緣層與U型屏蔽層之間。以及通過U型屏蔽層，去除位于溝槽上半部的一部分上絕緣層以及一部分層間介電層，以形成一極間介電層。

更進一步地，極間介電層被區分為位于遮蔽電極上的一中間部分，以及位于底部絕緣層上的周圍部分，中間部分的頂面與周圍部分的頂面都高于遮蔽電極的一頂端面，且中間部分的頂面與周圍部分的頂面之間非共平面。

更進一步地，極間介電層被區分為位于遮蔽電極上的一中間部分，以及位于底部絕緣層上的周圍部分，周圍部分凸出中間部分的一頂面，以使極間介電層具有兩個相對應的階梯結構，且兩個階梯結構接觸柵極。

更進一步地，極間介電層被區分為位于遮蔽電極上的一中間部分，以及位于底部絕緣層上的周圍部分，中間部分凸出于周圍部分的一頂面，以使極間介電層具有兩個相對應的階梯結構，且兩個階梯結構接觸柵極。

更進一步地，形成遮蔽電極、底部絕緣層以及上絕緣層的步驟包括：形成一初始絕緣層于溝槽內，其中，初始絕緣層覆蓋溝槽的內壁面；形成一初始遮蔽電極于溝槽內，其中，初始遮蔽電極位于溝槽的下半部；以及以初始遮蔽電極為屏蔽，去除位于溝槽上半部的一部分初始絕緣層，以形成上絕緣層以及底部絕緣層。