[發明專利]用于多核芯片的集成電路布局配線

在審

• 申請號: 201910329345.4
• 申請日: 2015-11-10
• 公開（公告）號: CN110263361A
• 公開（公告）日: 2019-09-20
• 發明（設計）人: C·比什特;H·斯克里夫納三世
• 申請（專利權）人: 意法半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H03K19/0175
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;張寧

1.一種方法，包括：

根據預定義的分割規則集，將集成電路芯片劃分為多個設計單元分區；

配置溝道互連層，其具有被設置在分區之間的溝道化互連線，以形成被包含在所述多個設計單元分區內的無溝道互連層；以及

在所述多個設計單元分區中的至少一個設計單元分區中形成緩沖器電路。

2.根據權利要求1所述的方法，其中所述配置包括：

將所述溝道化互連線布線穿過相鄰的分區；以及

布線所述集成電路芯片的多個溝道化多扇出互連線。

3.根據權利要求1所述的方法，還包括：

為所述集成電路芯片分配時鐘緩沖區，所述時鐘緩沖區與所述多個設計單元分區中的第一分區內的時鐘源相鄰；

定義所述第一分區的一個或多個輸入/輸出端口處的輸入/輸出條件；

確定待應用于所述集成電路芯片的不同部件的時鐘信號的時鐘延遲的數目；以及

在所述時鐘緩沖區中形成時鐘緩沖器，以提供所確定的數目的時鐘延遲。

4.一種方法，包括：

選擇包括微電子部件的多個設計單元；

將所述多個設計單元分配給分區；

構造所述分區，以減少將所述分區彼此電耦合的總線線路的數目；

消除多扇出連接；

產生包括無溝道互連網絡的平面圖，所述無溝道互連網絡包括在所述分區的邊界處彼此鄰接的電連接；

根據所述平面圖布置所述分區；

執行放置并旋轉工藝；

執行系統時序分析；

執行時鐘平衡程序；

基于所述系統時序分析，所述時鐘平衡程序包括基于所述無信道互連網絡的拓撲而將時鐘緩沖器插入所述分區；以及

在至少一個所述分區中形成緩沖器電路。

5.根據權利要求4所述的方法，其中，消除所述多扇出連接包括：用一對一連接替換所述多扇出連接。

6.根據權利要求4所述的方法，其中，所述時鐘平衡程序包括插入抽頭延遲。

7.根據權利要求4所述的方法，其中，所述分區包括時鐘發生器和時鐘緩沖器。

8.根據權利要求4所述的方法，還包括：

根據規則表中編碼的規范來執行饋通程序。

9.一種方法，包括：

形成具有多個分區的無溝道集成半導體電路裸片，形成所述無溝道集成半導體電路裸片包括：

在襯底上形成多個金屬化層；

在所述襯底中形成多個集成電路部件，所述多個集成電路部件中的每個集成電路部件占據所述多個分區中的不同分區；

在所述多個金屬化層中的第一金屬化層中形成互連總線，所述第一金屬化層通過所述多個金屬化層中的至少第二金屬化層與所述襯底間隔開，所述互連總線將所述多個分區中的第一分區中的第一集成電路部件電耦合至所述多個分區中的第二分區中的第二集成電路部件，所述互連總線跨所述多個分區中的第三分區延伸；以及

在所述第三分區中形成緩沖器電路，所述緩沖器電路被電耦合至所述互連總線。

10.根據權利要求9所述的方法，其中，形成所述無溝道集成半導體電路裸片包括：

通過在所述多個金屬化層中的至少一個金屬化層中形成多個互連過孔和觸點，將所述緩沖器電路電耦合至所述互連總線。

11.根據權利要求9所述的方法，其中，形成所述多個集成電路部件包括形成微處理器、圖形處理器、數字信號處理器、存儲器陣列、總線橋和外圍邏輯塊中的至少一個。

12.根據權利要求9所述的方法，其中形成所述緩沖器電路包括形成所述緩沖器電路以增加信號的信號強度。