[發明專利]用于多核芯片的集成電路布局配線

在審

• 申請號: 201910329345.4
• 申請日: 2015-11-10
• 公開（公告）號: CN110263361A
• 公開（公告）日: 2019-09-20
• 發明（設計）人: C·比什特;H·斯克里夫納三世
• 申請（專利權）人: 意法半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H03K19/0175
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;張寧

一種集成電路片上系統(SOC)包括半導體襯底、由形成于該襯底中的多個晶體管構成的多個部件以及在這些部件之間提供電連接的多條互連線路。無溝道設計的使用消除了在芯片的頂部表面上的互連溝道。反而，互連線路在頂部金屬化層內互相抵靠，從而保留了5?10％的芯片資產。通常沿著在部件之間的互連溝道定位的時鐘緩沖器反而位于襯底的包含這些部件的區域內。無溝道集成電路的設計規則準許饋通互連并排除多扇出互連。

分案申請說明

本申請是申請日為2015年11月10日、申請號為201510762682.4、名稱為“用于多核芯片的集成電路布局配線”的中國專利申請的分案申請。

技術領域

本披露涉及集成電路(IC)芯片架構和布局領域，并且更具體地涉及對互連線路和總線線路的高效布線。

背景技術

圖1是多核計算機架構的一個示例的框圖，其中，許多總線在常規的集成電路裸片10的多個分割區段之間承載數據。具體地，集成電路裸片10是包含具有晶體管的多個微電子部件以及形成在半導體襯底中的互連配線的片上系統(SOC)。這些微電子部件通常包括一個或多個微處理器14以及支持這些微處理器14的操作的多個支持部件12。例如，這些微處理器14可以包括中央處理單元(CPU)、圖形處理器、數字信號處理器(DSP)、微控制器等。這些支持部件12可以包括集成電路裸片10上的許多類型的操作單元(包括存儲器，其可以是RAM、ROM、EPROM、閃存、緩存等)中的任何一種。這些支持部件12還可以包括存儲器交換接口、移位寄存器、加速器邏輯塊、外圍電路、算術邏輯單元(ALU)、顯示器驅動器、電源、電壓調節器、時鐘電路、定時器以及集成電路裸片10適當地操作所需要的任何數量的存儲器陣列或邏輯單元。SOC集成電路裸片可以用于建立例如多媒體內容接收器(如，線纜或衛星TV機頂盒；線纜和互聯網調制解調器；無線路由器；膝上計算機；平板計算機；智能電話或其他電子硬件項)。

隨著多核芯片架構的激增，對將所有這些不同的支持部件12和微處理器14相互互連在一起的許多配線層的需求大大激增。相應地，目前在集成電路裸片10上需要大量的總線16連同總線橋電路18以便適當地將所有的部件相互連接并確保適當的芯片操作。

互連線路(通常被稱為總線16)提供了在這些各種支持部件12與微處理器14之間的連接。此外，總線橋電路18將總線相互聯接。在集成電路裸片10上的任何部件都可以被耦接至該部件進行適當操作而需要的連接所針對的任何其他部件。

圖2A展示了集成電路裸片10的現有示例性布局，該集成電路裸片是具有大約100-120mm²的裸片大小的片上系統(SOC)。在圖2A中，與圖1中所示出的結構類似的結構以相同的參考標號進行標記。圖2A清楚地示出了集成電路裸片10的互連，該集成電路裸片具有通常屬于如圖1中所示出的類型的多核微處理器架構。具體來說，圖2A中所示出的布局指示了多個微處理器14、支持部件12(包括存儲器單元、多個ALU、DSP、總線橋電路以及其他支持部件12)相對于總線16的位置。針對這些各種部件的電路設計被組合在一起并組織為分離的單元或設計分區15并且被安排在集成電路裸片10上的方便位置處。設計分區15可以或可以不與這些各種微電子部件的物理邊界相對齊。具體來說，圖2A中所示出的芯片設計包括可以被認為是在每一個設計分區15內的分組的多個支持部件12以及微處理器14。

在圖2A中，多個總線16使用多個溝道17來將這些各個部件相互連接。這些溝道17是在芯片上位于設計分區15之間的被特地留出以容納這些總線16來在不同的部件之間路由信號和數據的開放空間區域。這些溝道17是在任何分區15之外為這些總線16內的多個電互連所預留出的選定面積，這些電互連提供用于對這些不同部件進行連接的接線的主通信干線。根據現有的架構，提供了穿過集成電路裸片10的各個部分而布線的多個溝道17，該多個溝道在圖2A中可以被看作是沿著芯片的表面延伸以連接這些各個部件的多條電接線。