[發(fā)明專(zhuān)利]一種匹配晶體負(fù)載電容的測(cè)試電路及測(cè)試方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201910326171.6
• 申請(qǐng)日: 2019-04-23
• 公開(kāi)（公告）號(hào): CN109975617A
• 公開(kāi)（公告）日: 2019-07-05
• 發(fā)明（設(shè)計(jì)）人: 黃德華;張坤;馮杰
• 申請(qǐng)（專(zhuān)利權(quán)）人: 晶晨半導(dǎo)體（上海）股份有限公司
• 主分類(lèi)號(hào): G01R27/26
• 分類(lèi)號(hào): G01R27/26;G01R27/28
• 代理公司: 上海申新律師事務(wù)所 31272
• 代理人: 俞滌炯

本發(fā)明涉及測(cè)試電路技術(shù)領(lǐng)域，尤其涉及一種匹配晶體負(fù)載電容的測(cè)試電路及測(cè)試方法，一處理單元，處理單元用于根據(jù)一時(shí)鐘信號(hào)，以時(shí)鐘信號(hào)為基本頻率工作并產(chǎn)生一測(cè)試信號(hào)；時(shí)鐘信號(hào)由一時(shí)鐘單元和一分頻單元產(chǎn)生，分頻單元的輸入端連接時(shí)鐘單元的輸出端，時(shí)鐘單元用于產(chǎn)生一時(shí)鐘源信號(hào)，分頻單元將時(shí)鐘源信號(hào)分頻處理以得到時(shí)鐘信號(hào)；通過(guò)檢測(cè)測(cè)試信號(hào)的輸出頻率，以調(diào)試時(shí)鐘單元的匹配容值。有益效果在于：通過(guò)檢測(cè)測(cè)試信號(hào)的輸出頻率，調(diào)整時(shí)鐘單元的匹配容值，進(jìn)而使得測(cè)試電路完全匹配，采用這種方式匹配出來(lái)的負(fù)載電容，能和晶體完全匹配，并達(dá)到很高的精度，滿足產(chǎn)品的穩(wěn)定性。

技術(shù)領(lǐng)域

本發(fā)明涉及測(cè)試電路技術(shù)領(lǐng)域，尤其涉及一種匹配晶體負(fù)載電容的測(cè)試電路及測(cè)試方法。

背景技術(shù)

石英晶體振蕩器(晶體)是高精度和高穩(wěn)定度的振蕩器，被廣泛應(yīng)用于彩電、計(jì)算機(jī)、遙控器等各類(lèi)振蕩電路中，以及通信系統(tǒng)中用于頻率發(fā)生器、為數(shù)據(jù)處理設(shè)備產(chǎn)生時(shí)鐘信號(hào)和為特定系統(tǒng)提供基準(zhǔn)信號(hào)。

匹配電容是指晶振要正常震蕩所需要的電容。而負(fù)載電容是指在電路中跨接晶體兩端的總的外界有效電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負(fù)載電容。在應(yīng)用時(shí)一般在給出負(fù)載電容值附近調(diào)整可以得到精確頻率。此電容的大小主要影響負(fù)載諧振頻率和等效負(fù)載諧振電阻。

在現(xiàn)有應(yīng)用中，通常找晶體廠家測(cè)試，只能單獨(dú)測(cè)試，這樣沒(méi)有在實(shí)際應(yīng)用環(huán)境，寄生電容，振蕩電路也不一樣，測(cè)試所得參數(shù)放到具體線路上會(huì)有一定偏差。因而造成晶體的精度不夠，產(chǎn)品的穩(wěn)定性不好。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)中存在的上述問(wèn)題，現(xiàn)提供一種匹配晶體負(fù)載電容的測(cè)試電路。

具體技術(shù)方案如下：

一種匹配晶體負(fù)載電容的測(cè)試電路，其中包括：

一處理單元，所述處理單元用于根據(jù)一時(shí)鐘信號(hào)，以所述時(shí)鐘信號(hào)為基本頻率工作并產(chǎn)生一測(cè)試信號(hào)；

所述時(shí)鐘信號(hào)由一時(shí)鐘單元和一分頻單元產(chǎn)生，所述分頻單元的輸入端連接所述時(shí)鐘單元的輸出端，所述時(shí)鐘單元用于產(chǎn)生一時(shí)鐘源信號(hào)，所述分頻單元將所述時(shí)鐘源信號(hào)分頻處理以得到所述時(shí)鐘信號(hào)；

通過(guò)檢測(cè)所述測(cè)試信號(hào)的輸出頻率，以調(diào)試所述時(shí)鐘單元的匹配容值。

優(yōu)選的，所述時(shí)鐘單元包括：

一晶體，所述晶體的第一引腳與第二引腳分別連接接地端，所述晶體的第四引腳連接于所述分頻單元的輸入端；

一第一電容，連接于所述晶體的第三引腳與接地端之間；

一第二電容，連接于所述晶體的第四引腳與接地端之間；

一第一電阻，連接于所述晶體的第三引腳與第四引腳之間；

一第二電阻，連接于所述分頻單元的輸出端與所述晶體的第三引腳之間。

優(yōu)選的，所述匹配容值通過(guò)以下公式得到：

C_L＝C_L1*C_L2/(C_L1+C_L2)+C_stay；

其中，

C_L用于表示所述時(shí)鐘單元的匹配容值；

C_L1用于表示所述第一電容的容值；

C_L2用于表示所述第二電容的容值；

C_stay用于表示所述所述晶體的布線容值。

優(yōu)選的，所述測(cè)試信號(hào)通過(guò)一脈寬調(diào)制接口進(jìn)行測(cè)試。