[發(fā)明專利]一種匹配晶體負(fù)載電容的測試電路及測試方法

在審

• 申請?zhí)枺?/td>: 201910326171.6
• 申請日: 2019-04-23
• 公開（公告）號: CN109975617A
• 公開（公告）日: 2019-07-05
• 發(fā)明（設(shè)計(jì)）人: 黃德華;張坤;馮杰
• 申請（專利權(quán)）人: 晶晨半導(dǎo)體（上海）股份有限公司
• 主分類號: G01R27/26
• 分類號: G01R27/26;G01R27/28
• 代理公司: 上海申新律師事務(wù)所 31272
• 代理人: 俞滌炯

1.一種匹配晶體負(fù)載電容的測試電路，其特征在于，包括：

一處理單元，所述處理單元用于根據(jù)一時(shí)鐘信號，以所述時(shí)鐘信號為基本頻率工作并產(chǎn)生一測試信號；

所述時(shí)鐘信號由一時(shí)鐘單元和一分頻單元產(chǎn)生，所述分頻單元的輸入端連接所述時(shí)鐘單元的輸出端，所述時(shí)鐘單元用于產(chǎn)生一時(shí)鐘源信號，所述分頻單元將所述時(shí)鐘源信號分頻處理以得到所述時(shí)鐘信號；

通過檢測所述測試信號的輸出頻率，以調(diào)試所述時(shí)鐘單元的匹配容值。

2.根據(jù)權(quán)利要求1所述的測試電路，其特征在于，所述時(shí)鐘單元包括：

一晶體，所述晶體的第一引腳與第二引腳分別連接接地端，所述晶體的第四引腳連接于所述分頻單元的輸入端；

一第一電容，連接于所述晶體的第三引腳與接地端之間；

一第二電容，連接于所述晶體的第四引腳與接地端之間；

一第一電阻，連接于所述晶體的第三引腳與第四引腳之間；

一第二電阻，連接于所述分頻單元的輸出端與所述晶體的第三引腳之間。

3.根據(jù)權(quán)利要求2所述的測試電路，其特征在于，所述匹配容值通過以下公式得到：

C_L＝C_L1*C_L2/(C_L1+C_L2)+C_stay；

其中，

C_L用于表示所述時(shí)鐘單元的匹配容值；

C_L1用于表示所述第一電容的容值；

C_L2用于表示所述第二電容的容值；

C_stay用于表示所述所述晶體的布線容值。

4.根據(jù)權(quán)利要求1所述的測試電路，其特征在于，所述測試信號通過一脈寬調(diào)制接口進(jìn)行測試。

5.根據(jù)權(quán)利要求1所述的測試電路，其特征在于，所述測試信號通過一頻率計(jì)進(jìn)行測試。

6.一種匹配晶體負(fù)載電容的測試方法，其特征在于，用于上述權(quán)利要求1-5任意一項(xiàng)所述的測試電路，所述測試方法包括以下步驟：

步驟S1、提供一時(shí)鐘單元，用于產(chǎn)生并輸出一時(shí)鐘源信號；

步驟S2、提供一分頻單元，所述分頻單元對所述時(shí)鐘源信號進(jìn)行分頻處理，并輸出一時(shí)鐘信號；

步驟S3、提供一處理單元，用于根據(jù)所述時(shí)鐘信號為基本頻率工作并產(chǎn)生一測試信號，通過檢測所述測試信號的輸出頻率，以調(diào)試所述時(shí)鐘單元的匹配容值。

7.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，于所述步驟S3之后，判斷所述時(shí)鐘單元的匹配容值是否是最佳參數(shù)；

若是，則結(jié)束檢測；

若否，則重復(fù)所述步驟S1與所述步驟S2。

8.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，于所述步驟S3中，采用一頻率計(jì)檢測所述測試信號的輸出頻率。

9.根據(jù)權(quán)利要求6所述的測試方法，其特征在于，于所述步驟S3中，所述測試信號通過一脈寬調(diào)制接口進(jìn)行測試。