[發明專利]錯誤檢測和糾正電路

在審

• 申請號: 201910322597.4
• 申請日: 2019-04-19
• 公開（公告）號: CN110389852A
• 公開（公告）日: 2019-10-29
• 發明（設計）人: 穆罕默德·塞義夫·庫尼亞圖·謝赫;維卡什;安迪·旺坤·陳
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/42;G11C15/04
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 潘軍

本文描述的各種實施方式涉及一種錯誤檢測和糾正電路。一種集成電路可以包括鎖存電路，該鎖存電路具有每個位單元行的鎖存器，該鎖存器將有效匹配數據鎖存到每個位單元行的鎖存器中。該集成電路可以包括優先級編碼電路，該優先級編碼電路從每個位單元行的鎖存器接收有效匹配數據。該集成電路可以包括第一邏輯電路，該第一邏輯電路耦合在位單元陣列與優先級編碼電路之間，從而有助于將有效匹配數據提供給鎖存電路。

技術領域

本公開涉及一種錯誤檢測和糾正電路，特別是涉及一種用于存儲器設計的錯誤檢測和糾正電路

背景技術

本部分旨在提供與理解本文描述的各種技術有關的信息。正如該部分的標題所意指的，這是對相關技術的討論，絕不意味著它就是現有技術。通常，相關技術可以被認為或可以不被認為是現有技術。因此，應該理解的是，應從這個角度理解本部分中的任何陳述，而不是作為對現有技術的任何承認。

在常規的半導體制造設計中，軟錯誤指的是存儲器設計者中日益關注的問題，并且通常會使用錯誤檢測/糾正碼來減少這些軟錯誤。不過，由于對存儲器宏放置的限制，用于實現各種錯誤檢測/糾正方案的硬件開銷可能會限制這些方案在某個小面積內的實現，而這可以被推送到片上系統(SoC)內的共享寄存器傳送邏輯(RTL)。常規的錯誤糾正碼(ECC)方法可以采用靜態隨機存取存儲器(SRAM)，其中僅僅在從存儲器讀取數據時才執行ECC。然而，當數據是用于搜索時，這種方案可能沒有用于其他類型的存儲器結構。存儲器設計已經包括提供ECC的專用硬件，不過遺憾的是，這可能會顯著地增加硬件開銷，并且通常可能在正常操作下導致性能損失。

發明內容

根據本公開的一個方面，提供了一種集成電路，包括：列和行布置的位單元陣列；鎖存電路，所述鎖存電路具有每個位單元行的鎖存器，所述鎖存器將有效匹配數據鎖存到每個位單元行的鎖存器中；優先級編碼電路，所述優先級編碼電路從每個位單元行的鎖存器接收所述有效匹配數據；以及第一邏輯電路，所述第一邏輯電路耦合在所述位單元陣列與所述優先級編碼電路之間，從而有助于將所述有效匹配數據提供給所述鎖存電路。

根據本公開的另一個方面，提供了一種集成電路，包括：三元內容可尋址存儲器(TCAM)位單元行；所述TCAM位單元行的鎖存器，其將有效匹配數據鎖存到所述鎖存器中；邏輯門，所述邏輯門耦合在所述TCAM位單元行與所述鎖存器之間，從而有助于將所述有效匹配數據提供給所述鎖存器；以及優先級編碼器，所述優先級編碼器從所述鎖存器接收所述有效匹配數據。

根據本公開的又一個方面，提供了一種用于制作集成電路的方法，包括：制造以列和行布置的位單元陣列；制造鎖存電路，所述鎖存電路具有每個位單元行的鎖存器，所述鎖存器將有效匹配數據鎖存到每個位單元行的鎖存器中；制造優先級編碼電路，所述優先級編碼電路從每個位單元行的鎖存器接收所述有效匹配數據；并且制造邏輯電路，所述邏輯電路耦合在所述位單元陣列與所述優先級編碼電路之間，從而有助于將所述有效匹配數據提供給所述鎖存電路。

附圖說明

本文參考附圖描述了各種技術的實施方式。然而，應該理解，附圖僅示出了本文描述的各種實施方式，并不意味著限制本文描述的各種技術的實施例。

圖1A示出了根據本文描述的各種實施方式的錯誤糾正和檢測電路的框圖。

圖1B示出了根據本文描述的各種實施方式的存儲器單元電路的示意圖。

圖2A至圖2D示出了根據本文描述的各種實施方式的錯誤檢測和錯誤糾正電路的各種圖。

圖3示出了根據本文描述的各種實施方式的用于奇偶校驗位覆蓋的漢明碼圖的實施例。

圖4示出了根據本文描述的各種實施方式的用于制作集成電路的方法的工藝流程圖。

具體實施方式