[發明專利]錯誤檢測和糾正電路

在審

• 申請號: 201910322597.4
• 申請日: 2019-04-19
• 公開（公告）號: CN110389852A
• 公開（公告）日: 2019-10-29
• 發明（設計）人: 穆罕默德·塞義夫·庫尼亞圖·謝赫;維卡什;安迪·旺坤·陳
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/42;G11C15/04
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 潘軍

1.一種集成電路，包括：

以列和行布置的位單元陣列；

鎖存電路，所述鎖存電路具有每個位單元行的鎖存器，所述鎖存器將有效匹配數據鎖存到每個位單元行的鎖存器中；

優先級編碼電路，所述優先級編碼電路從每個位單元行的鎖存器接收所述有效匹配數據；以及

第一邏輯電路，所述第一邏輯電路耦合在所述位單元陣列與所述優先級編碼電路之間，從而有助于將所述有效匹配數據提供給所述鎖存電路。

2.根據權利要求1所述的集成電路，其中，所述位單元包括內容可尋址存儲器(CAM)單元、二元CAM單元、三元CAM單元或XY-CAM單元。

3.根據權利要求1所述的集成電路，其中，所述有效匹配數據指代與存儲在每個位單元行的一個或多個位單元中的存儲器數據相匹配的搜索數據。

4.根據權利要求1所述的集成電路，其中，每個位單元行的輸出線包括匹配線，并且其中，所述鎖存電路將所述有效匹配數據鎖存到每個鎖存器中，使得每個位單元行的所述匹配線被預充電。

5.根據權利要求1所述的集成電路，其中，所述優先級編碼電路基于從每個鎖存器接收到的所述有效匹配數據來提供所選擇的位單元行的編碼地址。

6.根據權利要求1所述的集成電路，還包括每個位單元行的有效位電路，用于指示有效數據存儲在每個位單元行中，并且其中，所述有效位電路將所述有效數據提供給所述鎖存電路。

7.根據權利要求6所述的集成電路，其中，所述第一邏輯電路耦合在所述有效位電路與所述鎖存電路之間，從而有助于將所述有效匹配數據提供給所述鎖存電路。

8.根據權利要求6所述的集成電路，還包括耦合到每個位單元行的第二邏輯電路，并且其中，所述第一邏輯電路耦合在所述第二邏輯電路與所述鎖存電路之間。

9.根據權利要求1所述的集成電路，其中，所述第一邏輯電路將所述鎖存電路轉換成奇偶校驗累加電路。

10.根據權利要求1所述的集成電路，其中，所述優先級編碼電路通過逐位比較和累加來提供奇偶校驗評估和錯誤檢測。

11.根據權利要求1所述的集成電路，其中，所述優先級編碼電路包括用于錯誤檢測和錯誤糾正的優先級排序器。

12.一種集成電路，包括：

三元內容可尋址存儲器(TCAM)位單元行；

所述TCAM位單元行的鎖存器，其將有效匹配數據鎖存到所述鎖存器中；

邏輯門，所述邏輯門耦合在所述TCAM位單元行與所述鎖存器之間，從而有助于將所述有效匹配數據提供給所述鎖存器；以及

優先級編碼器，所述優先級編碼器從所述鎖存器接收所述有效匹配數據。

13.根據權利要求12所述的集成電路，其中，所述邏輯門包括第一邏輯門，并且其中，所述第一邏輯門包括異或門。

14.根據權利要求13所述的集成電路，還包括所述TCAM位單元行的第二邏輯門，并且其中，所述第二邏輯門包括與門。

15.根據權利要求14所述的集成電路，其中，所述第二邏輯門耦合在所述位單元行與所述第一邏輯門之間，從而有助于將所述有效匹配數據提供給所述位單元行的鎖存器。

16.根據權利要求14所述的集成電路，還包括所述位單元行的有效位電路，用于指示有效數據存儲在所述位單元行中，并且其中，所述有效位電路耦合到所述鎖存器并且將所述有效數據提供給所述位單元行的所述第二邏輯門。