[發(fā)明專利]柵極驅(qū)動(dòng)單元、柵極驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路和顯示裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201910301068.6
• 申請(qǐng)日: 2019-04-15
• 公開（公告）號(hào): CN109817153B
• 公開（公告）日: 2022-04-29
• 發(fā)明（設(shè)計(jì)）人: 陳宇霆;楊通;木素真
• 申請(qǐng)（專利權(quán)）人: 合肥鑫晟光電科技有限公司;京東方科技集團(tuán)股份有限公司
• 主分類號(hào): G09G3/20
• 分類號(hào): G09G3/20
• 代理公司: 北京銀龍知識(shí)產(chǎn)權(quán)代理有限公司 11243
• 代理人: 許靜;劉偉

本發(fā)明提供一種柵極驅(qū)動(dòng)單元、柵極驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路和顯示裝置。所述柵極驅(qū)動(dòng)單元包括上拉節(jié)點(diǎn)復(fù)位電路、上拉節(jié)點(diǎn)下拉電路和控制電路；所述控制電路用于在輸出階段，控制所述上拉節(jié)點(diǎn)復(fù)位電路中的與上拉節(jié)點(diǎn)連接的晶體管的柵源電壓在第一預(yù)定電壓范圍內(nèi)，并控制所述上拉節(jié)點(diǎn)下拉電路中的與上拉節(jié)點(diǎn)連接的晶體管的柵源電壓在第二預(yù)定電壓范圍內(nèi)。本發(fā)明能夠在輸出階段很好的保持上拉節(jié)點(diǎn)的電位，保證柵極驅(qū)動(dòng)單元的驅(qū)動(dòng)能力。

技術(shù)領(lǐng)域

本發(fā)明涉及顯示驅(qū)動(dòng)技術(shù)領(lǐng)域，尤其涉及一種柵極驅(qū)動(dòng)單元、柵極驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路和顯示裝置。

背景技術(shù)

現(xiàn)有的柵極驅(qū)動(dòng)單元在工作時(shí)，當(dāng)輸入端的脈沖信號(hào)到來時(shí)，為上拉節(jié)點(diǎn)充電，隨后輸入信號(hào)的電位被置低時(shí)，保持上拉節(jié)點(diǎn)的電位，當(dāng)該行時(shí)鐘信號(hào)到來時(shí)，由于自舉作用，上拉節(jié)點(diǎn)的電位被進(jìn)一步拉高。然而在真實(shí)的這個(gè)過程中，由于與上拉節(jié)點(diǎn)電連接的晶體管眾多，且在現(xiàn)有的GOA(Gate On Array，設(shè)置于陣列基板上的柵極驅(qū)動(dòng)電路)架構(gòu)設(shè)計(jì)情況下，與上拉節(jié)點(diǎn)連接的晶體管的柵源電壓Vgs一般都在0V以上(以該晶體管為n型晶體管為例)，所以該晶體管的漏電流造成的上拉節(jié)點(diǎn)的電位下降不可忽略。上拉節(jié)點(diǎn)的電位的高低直接決定了輸出晶體管的開啟是否充分，上拉節(jié)點(diǎn)的電位下降便直接導(dǎo)致該輸出晶體管的輸出能力下降，不能保證柵極驅(qū)動(dòng)單元的驅(qū)動(dòng)能力。

發(fā)明內(nèi)容

本發(fā)明的主要目的在于提供一種柵極驅(qū)動(dòng)單元、柵極驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路和顯示裝置，解決現(xiàn)有技術(shù)中無法在輸出階段維持上拉節(jié)點(diǎn)的電位，從而不能保證柵極驅(qū)動(dòng)單元的驅(qū)動(dòng)能力的問題。

為了達(dá)到上述目的，本發(fā)明提供了一種柵極驅(qū)動(dòng)單元，包括上拉節(jié)點(diǎn)復(fù)位電路、上拉節(jié)點(diǎn)下拉電路和控制電路；

所述控制電路用于在輸出階段，控制所述上拉節(jié)點(diǎn)復(fù)位電路中的與上拉節(jié)點(diǎn)連接的晶體管的柵源電壓在第一預(yù)定電壓范圍內(nèi)，并控制所述上拉節(jié)點(diǎn)下拉電路中的與上拉節(jié)點(diǎn)連接的晶體管的柵源電壓在第二預(yù)定電壓范圍內(nèi)。

實(shí)施時(shí)，所述上拉節(jié)點(diǎn)復(fù)位電路中的與上拉節(jié)點(diǎn)連接的晶體管為n型晶體管，所述第一預(yù)定電壓范圍為小于或等于0；或者，

所述上拉節(jié)點(diǎn)復(fù)位電路中的與上拉節(jié)點(diǎn)連接的晶體管為p型晶體管，所述第一預(yù)定電壓范圍為大于或等于0。

實(shí)施時(shí)，所述上拉節(jié)點(diǎn)下拉電路中的與上拉節(jié)點(diǎn)連接的晶體管為n型晶體管，所述第二預(yù)定電壓范圍為小于或等于0；或者，

所述上拉節(jié)點(diǎn)下拉電路中的與上拉節(jié)點(diǎn)連接的晶體管為p型晶體管，所述第二預(yù)定電壓范圍為大于或等于0。

實(shí)施時(shí)，所述上拉節(jié)點(diǎn)復(fù)位電路包括上拉節(jié)點(diǎn)復(fù)位晶體管；

所述上拉節(jié)點(diǎn)復(fù)位晶體管的控制極與復(fù)位端連接，所述上拉節(jié)點(diǎn)復(fù)位晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述上拉節(jié)點(diǎn)復(fù)位晶體管的第二極與第一電壓端連接；

所述控制電路包括電壓提供電路；

所述電壓提供電路用于向所述第一電壓端提供第一電壓，以使得在輸出階段，該上拉節(jié)點(diǎn)復(fù)位晶體管的柵源電壓在第一預(yù)定電壓范圍內(nèi)。

實(shí)施時(shí)，所述上拉節(jié)點(diǎn)下拉電路包括上拉節(jié)點(diǎn)下拉晶體管；

所述上拉節(jié)點(diǎn)下拉晶體管的控制極與下拉節(jié)點(diǎn)連接，所述上拉節(jié)點(diǎn)下拉晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述上拉節(jié)點(diǎn)下拉晶體管的第二極與第二電壓端連接；

所述控制電路包括電壓提供電路；所述電壓提供電路用于向所述第二電壓端提供第二電壓，以使得在輸出階段，該上拉節(jié)點(diǎn)下拉晶體管的柵源電壓在第二預(yù)定電壓范圍內(nèi)；和/或，

所述控制電路包括電壓控制電路；所述電壓控制電路用于在輸出階段，通過控制所述下拉節(jié)點(diǎn)的電壓，以使得該上拉節(jié)點(diǎn)下拉晶體管的柵源電壓在第二預(yù)定電壓范圍內(nèi)。