[發(fā)明專利]一種靜電放電保護(hù)結(jié)構(gòu)及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910299688.0
• 申請(qǐng)日: 2019-04-15
• 公開（公告）號(hào): CN110060997B
• 公開（公告）日: 2020-04-17
• 發(fā)明（設(shè)計(jì)）人: 李志國(guó)
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 北京漢之知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11479
• 代理人: 陳敏

本發(fā)明提供一種靜電放電保護(hù)結(jié)構(gòu)及其制作方法，該靜電放電保護(hù)結(jié)構(gòu)包括至少兩個(gè)放電元件區(qū)域及至少兩個(gè)襯底接觸部，其中，各個(gè)放電元件區(qū)域之間并聯(lián)連接，且每個(gè)放電元件區(qū)域中設(shè)有多個(gè)并聯(lián)連接的NMOS晶體管，各個(gè)襯底接觸部分別環(huán)繞各個(gè)放電元件區(qū)域四周。本發(fā)明的靜電放電保護(hù)結(jié)構(gòu)采用多個(gè)區(qū)塊(block)的設(shè)計(jì)方案，每個(gè)獨(dú)立的區(qū)塊面積較小，因此區(qū)塊中各個(gè)NMOS晶體管的襯底電阻差距較小，可以實(shí)現(xiàn)均勻?qū)ǚ烹姟⒎烹娔芰^低的多個(gè)小區(qū)塊并聯(lián)，可以實(shí)現(xiàn)較高的靜電放電保護(hù)能力。

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體集成電路領(lǐng)域，涉及一種靜電放電(Electro-Staticdischarge，簡(jiǎn)稱ESD)保護(hù)結(jié)構(gòu)及其制作方法。

背景技術(shù)

目前，高壓器件的輸入輸出焊盤(IO PAD)通常由高壓NMOS進(jìn)行保護(hù)，采用柵極接地NMOS(Grounded-Gate NMOS，簡(jiǎn)稱GGNMOS)或者柵極耦合NMOS(Gate-Couple NMOS，簡(jiǎn)稱GCNMOS)結(jié)構(gòu)。在現(xiàn)有的版圖設(shè)計(jì)中，ESD器件的中間為高壓NMOS器件，完全占滿內(nèi)部面積，外面首先為一圈P型襯底連接，最外面為一圈N型保護(hù)環(huán)(guard ring)。

ESD器件面積通常都非常大，現(xiàn)在普遍采用多指交叉并聯(lián)結(jié)構(gòu)(multi-finger)。隨著插指數(shù)量(通常與NMOS管的數(shù)量對(duì)應(yīng))增多，會(huì)導(dǎo)致每個(gè)插指之間的均勻開啟變得很困難。由于中心插指距離外面的襯底接觸非常遠(yuǎn)，其他插指距離外面的襯底接觸比較近，這導(dǎo)致內(nèi)部中心插指具有最大的襯底電阻，而其他插指的襯底電阻較小，尤其是靠近襯底接觸的插指的襯底電阻非常小。因?yàn)閷?duì)于NMOS ESD器件，襯底電阻越大，越容易導(dǎo)通放電(根據(jù)V＝I*R，R越大，越容易達(dá)到開啟電壓)，結(jié)果造成只有中心的插指導(dǎo)通放電，而其他插指很難導(dǎo)通放電，最終中心插指被燒毀，導(dǎo)致ESD器件失效。

因此，如何提供一種新的靜電放電保護(hù)結(jié)構(gòu)及其制作方法，以克服上述問題，成為本領(lǐng)域技術(shù)人員亟待解決的一個(gè)技術(shù)問題。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種靜電放電保護(hù)結(jié)構(gòu)及其制作方法，用于解決現(xiàn)有技術(shù)中靜電放電保護(hù)結(jié)構(gòu)無法實(shí)現(xiàn)均勻?qū)ǚ烹姷膯栴}。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明還提供一種靜電放電保護(hù)結(jié)構(gòu)，包括：

至少兩個(gè)放電元件區(qū)域，各個(gè)所述放電元件區(qū)域之間并聯(lián)連接，且每個(gè)所述放電元件區(qū)域中設(shè)有多個(gè)并聯(lián)連接的NMOS晶體管；

至少兩個(gè)襯底接觸部，分別環(huán)繞各個(gè)所述放電元件區(qū)域四周。

可選地，所述放電元件區(qū)域的數(shù)量范圍是2～10個(gè)。

可選地，每個(gè)所述放電元件區(qū)域的面積不大于250平方微米。

可選地，所述放電元件區(qū)域的長(zhǎng)度范圍是20～50微米，寬度范圍是20～50微米。

可選地，所述靜電放電保護(hù)結(jié)構(gòu)還包括保護(hù)環(huán)，所述保護(hù)環(huán)環(huán)繞所述放電元件區(qū)域四周，并位于所述襯底接觸部外圍。

可選地，各個(gè)所述放電元件區(qū)域分別采用各自的所述保護(hù)環(huán)。

可選地，所述保護(hù)環(huán)位于相鄰兩個(gè)所述放電元件區(qū)域之間的部分被這兩個(gè)所述放電元件區(qū)域共用。

可選地，至少有兩個(gè)所述放電元件區(qū)域共用一個(gè)所述保護(hù)環(huán)。

可選地，所述NMOS晶體管包括柵極接地NMOS晶體管及柵極耦合NMOS晶體管中的至少一種。

可選地，同一所述放電元件區(qū)域中，多個(gè)所述NMOS晶體管采用多指交叉并聯(lián)結(jié)構(gòu)。

可選地，同一所述放電元件區(qū)域中，至少有兩個(gè)所述NMOS晶體管共用源極，至少有兩個(gè)所述NMOS晶體管共用漏極。

本發(fā)明還提供一種靜電放電保護(hù)結(jié)構(gòu)的制作方法，包括以下步驟：