[發明專利]檢測電路故障的方法及其裝置

在審

• 申請號: 201910299160.3
• 申請日: 2019-04-15
• 公開（公告）號: CN111859843A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 羅翊修;陳勇仁;羅幼嵐;高淑怡
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁麗超

本公開涉及一種檢測電路故障的方法及其裝置，該方法用于一緩存器傳輸層級設計時間，該方法包含有：從基于該RTL設計時間的一電路模型中，取得每個緩存器的各個信號點；根據每個緩存器的各個信號點，產生一屬性列表，其中該屬性列表包含各個信號點欲驗證的一屬性；根據該電路模型及該屬性列表，進行一正規驗證操作，用來決定在該電路模型中，該屬性列表中的各個信號點的該屬性是否成立；以及根據屬性不成立的信號點，產生一電路故障原因。

技術領域

本發明涉及一種檢測電路故障的方法及相關裝置，尤指一種基于正規方法，用來在緩存器傳輸層級設計時間，檢測數字集成電路故障的方法及相關裝置。

背景技術

集成電路(integrated circuit，IC)通常通過緩存器傳輸層級(RegisterTransfer Level，RTL)進行邏輯設計，即以硬件描述語言如Verilog-HDL來描述集成電路。在RTL設計時間完成后，需經過相當繁瑣的測試流程，方能定案電路。若在電路定案時才發現RTL設計錯誤，而導致電路故障(Malfunction)，則須回頭修改RTL設計并重新進行測試流程，或試著讀懂電路并進行高困難度的直接修改(通常稱為ECO，Engineering ChangeOrder)，但無論哪一種方式，都大量損耗資源(重新設計的時間和資金的浪費)。

目前確保RTL設計正確性的方式，主要以仿真(simulation)和語法檢測(lintcheck)為主。簡而言之，模擬檢測為先推測在特定場景下電路的行為，再使用軟件處理RTL設計，得到該場景實際的電路行為，并與推測的結果比對。然而，此種方式實質上無法得到完整的電路行為，并隨著電路復雜度以及應用場景組合的指數速度提升，可靠度也隨之下降。另一方面，語法檢測可檢查出由語法造成潛在可能的電路錯誤，像輸入空接(inputfloating)、接線寬度不匹配等。語法檢測無須預想結果且可靠度高，但局限于語法判斷，無法檢測出語法上正確，但實際上設計錯誤所導致的故障情況。

發明內容

因此，本發明之主要目的即在于提供一種在緩存器傳輸層級設計時間，檢測電路故障的方法及相關裝置，以解決上述問題。

本發明公開一種檢測電路故障的方法，用于一緩存器傳輸層級設計時間，該方法包含有：從基于該緩存器傳輸層級設計時間的一電路模型中，取得每個緩存器的各個信號點；根據每個緩存器的各個信號點，產生一屬性列表，其中該屬性列表包含各個信號點欲驗證的一屬性；根據該電路模型及該屬性列表，進行一正規驗證操作，用來決定在該電路模型中，該屬性列表中的各個信號點的該屬性是否成立；以及根據屬性不成立的信號點，產生一電路故障原因。

本發明還公開一種電子裝置，用于一緩存器傳輸層級設計時間的電路故障檢測，該電子裝置包含有：一萃取緩存器單元，用來從基于該緩存器傳輸層級設計時間的一電路模型中，取得每個緩存器的各個信號點；一生成驗證屬性單元，用來根據每個緩存器的各個信號點，產生一屬性列表，其中該屬性列表包含各個信號點欲驗證的一屬性；一正規方法計算單元，用來根據該電路模型及該屬性列表，進行一正規驗證操作，以及產生包含屬性不成立的信號點的一信號列表；以及一電路故障判斷單元，用來根據該信號列表，產生一電路故障原因，用來修正該電路模型。

本發明另公開一種電子裝置，用于一緩存器傳輸層級設計時間的電路故障檢測，該電子裝置包含有：一處理單元，用來執行一程序代碼；一儲存單元，耦接于該處理裝置，用來儲存該程序代碼，其中該程序代碼指示該處理單元執行以下步驟：從基于該緩存器傳輸層級設計時間的一電路模型中，取得每個緩存器的各個信號點；根據每個緩存器的各個信號點，產生一屬性列表，其中該屬性列表包含各個信號點欲驗證的一屬性；根據該電路模型及該屬性列表，進行一正規驗證操作，用來決定在該電路模型中，該屬性列表中的各個信號點的該屬性是否成立；以及當一信號點的該屬性不成立時，判斷該信號點所對應的緩存器故障。

附圖說明

圖1為本發明實施例一電子裝置的示意圖。