[發明專利]半導體器件及其形成方法

有效

• 申請號: 201910295450.0
• 申請日: 2019-04-12
• 公開（公告）號: CN111816555B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L29/78;H01L29/423
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

本發明提供半導體器件的形成方法，包括步驟：提供襯底，所述襯底上形成有鰭部；所述鰭部包括密集區和稀疏區；在所述鰭部的側壁上形成側墻，位于所述稀疏區的相鄰所述鰭部的所述側墻之間形成有開口；在所述襯底上形成半導體層，所述半導體層覆蓋所述鰭部以及所述側墻，且所述半導體層填充滿所述開口；刻蝕去除所述開口內的所述半導體層，直至暴露出所述襯底；本發明利用側墻預先定義了進行偽柵結構切割形成開口的位置，保證了所述開口到所述鰭部之間具有足夠距離，在后續將偽柵結構換成金屬柵極結構的時，能夠避免金屬材料之間形成空隙，便于提高半導體器件使用性能的穩定性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件及其形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。器件作為最基本的半導體器件，目前正被廣泛應用，傳統的平面器件對溝道電流的控制能力變弱，產生短溝道效應而導致漏電流，最終影響半導體器件的電學性能。

為了克服器件的短溝道效應，抑制漏電流，現有技術提出了鰭式場效應晶體管(Fin?FET)，鰭式場效應晶體管是一種常見的多柵器件，鰭式場效應晶體管的結構包括：位于半導體襯底表面的鰭部和隔離結構，所述隔離結構覆蓋部分所述鰭部的側壁，位于襯底上且橫跨的柵極結構；位于所述柵極結構兩側的鰭部內的源區和漏區。

然而，隨著半導體器件的尺寸縮小，器件密度的提高，所形成的鰭式場效應晶體管的性能不穩定。

發明內容

本發明解決的問題是提供一種半導體器件及其形成方法，使得形成的半導體器件的性能穩定。

為解決上述問題，本發明提供半導體器件的形成方法，包括步驟：提供襯底，所述襯底上形成有鰭部；所述鰭部包括密集區和稀疏區；在所述鰭部的側壁上形成側墻，位于所述稀疏區的相鄰所述鰭部側墻之間形成有開口；在所述襯底上形成半導體層，所述半導體層覆蓋所述鰭部以及所述側墻，且所述半導體層填充滿所述開口；刻蝕去除所述開口內的所述半導體層直至暴露出所述襯底。

可選的，所述側墻的厚度在20～40納米之間。

可選的，所述側墻采用單層結構或者疊層結構。

可選的，當所述側墻采用單層結構時，所述側墻的材料包括硅、鍺、鍺硅、碳化硅、砷化鎵中的一種。

可選的，當所述側墻采用疊層結構時，所述側墻的材料包括硅、鍺、鍺硅、碳化硅、砷化鎵中的多種組合。

可選的，所述半導體層的材料包括硅鍺、硅、鍺、砷化鎵中的一種或者多種。

可選的，形成所述半導體層的方法包括化學氣相沉積法或者原子層沉積法。

可選的，刻蝕去除所述開口內的所述半導體層直至暴露出所述襯底的步驟，包括：刻蝕去除所述開口內的部分所述半導體層，直至暴露出所述開口兩側的部分所述側墻；在所述開口兩側的所述半導體層以及暴露出的所述側墻的側壁上形成硬掩膜層；繼續刻蝕所述開口內的所述半導體層直至暴露出所述襯底。

可選的，所述硬掩膜層的材料為氮化硅、氧化硅、無定形硅、碳化硅、或者氮氧化硅中的一種或者多種。

可選的，所述鰭部的頂部還形成有掩膜層。

一種半導體器件，包括：襯底；鰭部，位于所述襯底上，包括密集區和稀疏區；側墻，位于所述鰭部的側壁上；開口，位于所述稀疏區的相鄰所述側墻之間；半導體層，位于所述襯底上、所述鰭部的頂部以及所述側墻的側壁與頂部上。

與現有技術相比，本發明的技術方案具有以下優點：