[發明專利]一種提高三維NAND閃存存儲器耐久性的方法

在審

• 申請號: 201910293996.2
• 申請日: 2019-04-12
• 公開（公告）號: CN110112135A
• 公開（公告）日: 2019-08-09
• 發明（設計）人: 陳杰智;曹芮;楊文靜
• 申請（專利權）人: 山東大學
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L21/324
• 代理公司: 濟南金迪知識產權代理有限公司 37219
• 代理人: 陳桂玲

一種提高三維NAND閃存存儲器耐久性的方法，基于三維架構NAND閃存存儲器，對于進行多次擦除和編程操作的器件，當BER到達用戶設定的閾值后，將器件最后保持為擦除狀態，再對器件進行退火。若是器件進行擦除/編程操作后，最后存儲單元保持狀態若為隨機寫入或是最高態G態的情況，并不會出現這種修復的現象。本發明是在擦除狀態下對存儲器進行高溫退火，在經過此方法的過程以后，得到錯誤率也相對于普通方法大大減小，采用簡單的方法實現了提高三維NAND閃存存儲器的耐久性，利用高溫退火修復了三維NAND閃存存儲器在PE循環中引起的數據損壞。

技術領域

本發明涉及一種用于提高三維NAND閃存存儲器耐久性的方法，屬于閃存存儲器可靠性技術領域。

背景技術

閃存存儲器分為兩種類型，NAND閃存存儲器和NOR閃存存儲器，本發明針對NAND閃存存儲器，NAND閃存可以達到高存儲密度，并且寫入和擦除的速度也很快。

NAND閃存存儲器根據存儲介質的不同分為Floating Gate和Charge Trap兩種結構，Floating Gate結構是將電荷存儲于多晶硅中，電荷可以在存儲層中自由移動，ChargeTrap結構是將電荷存儲在氮化硅中，存儲在分立陷阱中，電荷不可以在存儲層移動。

NAND閃存存儲器在市場上的需要日益增加的同時，NAND閃存在技術上也在不斷發展。NAND閃存存儲器根據存儲在每個存儲單元中的位數分為SLC、MLC、TLC等幾種架構，并且仍在不斷發展。器件尺寸的縮小，位成本的降低，從而降低了二維NAND閃存存儲器的可靠性。高可靠性的NAND閃存存儲器對于NAND閃存存儲器應用至關重要。

“摩爾定律”是指芯片上晶體管的數目每隔18～24個月就會增加一倍。但是隨著半導體行業的發展，我們進入了“后摩爾時代”。對于NAND閃存存儲器來講，隨著浮柵存儲器尺寸的不斷縮小，多晶硅浮柵和電荷隧穿氧化層的厚度不斷地減薄，傳統浮柵型存儲器的局限性就會越來越突出，二維NAND閃存存儲器的問題越來越多，業界開始著眼于三維NAND閃存存儲器的發展。三維NAND閃存存儲器解決問題的思路不一樣，為了提高NAND的容量、降低成本，轉而堆疊更多的層數，這樣一來，三維NAND閃存的容量、性能、可靠性都有了保證，但是三維閃存存儲器也出現與平面結構不同的問題。

圖1給出了三維Charge Tarp NAND閃存存儲器的基本結構，由里至外依次為核心介質層、多晶硅溝道、隧穿氧化層、電荷俘獲層和阻擋氧化層。圖1中左側是三維立體結構,屬于Bit Cost Scalable(BICS)結構，BICS工藝使用了先柵極的工藝，交替沉積氧化物層和多晶硅層，后在堆疊層中形成一個通道孔，并填充氧化物-氮化物-氧化物和多晶硅實現。每個單元的基本結構是SONOS(控制柵-阻擋氧化層-電荷俘獲層-隧穿氧化層-通道)結構。圖1中右側是BICS橫截面圖，包括：控制柵、阻擋氧化層、電荷俘獲層、隧穿氧化層和多晶硅環形溝道層。在寫入狀態時，電荷存儲在電荷俘獲層的陷阱中。

圖2給出了TLC 3D NAND的閾值電壓分布圖。NAND有擦除，寫入和讀出三個基本的操作，擦除以Block為基本單位，寫入和讀出以page為基本單位，如圖2(a)所示NAND的基本架構圖。TLC NAND閃存存儲器分為三種不同的頁面類型，即LSB，CSB和MSB。TLC帶來了存儲成本的大幅度降低的同時，也存在著閾值電壓窗口的減小，帶來了更多的可靠性問題，TLCNAND閃存包含八個分配級別(擦除，A，B......G)，如圖2(b)所示。

圖3給出了TLC 3D NAND的BER與編程/擦除循環次數關系。隨著編程/擦除循環次數的增加，氧化層中負電荷不斷堆積，阻擋了部分的控制柵壓，增加了閾值電壓，BER便會逐漸的增加。圖中具體的關系為：藍色曲線是編程/擦除循環次數為1，200，400...2000之后錯誤率(BER)的變化，由圖可知，隨著循環次數的增加，BER呈現非線性的快速增長。