[發明專利]3D NAND閃存及其制備方法

有效

• 申請號: 201910248967.4
• 申請日: 2019-03-29
• 公開（公告）號: CN110061008B
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 肖莉紅
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11551;H01L27/11563;H01L27/11578
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 陳敏

本發明提供一種3D NAND閃存及其制備方法，3D NAND閃存包括：半導體襯底；疊層結構，位于半導體襯底上，疊層結構包括交替疊置的柵間介質層及柵極層，柵間介質層包括交替疊置的第一漏電抑制層及第二漏電抑制層；溝道通孔，位于疊層結構內；功能側壁，位于溝道通孔的側壁表面；溝道層，位于溝道通孔內，且位于功能側壁的表面。本發明3D NAND閃存中的柵間介質層為至少包括交替疊置的第一漏電抑制層及第二漏電抑制層，可以有效減小相鄰柵極層之間的漏電，提高相鄰柵極層之間的柵間介質層的抗擊穿能力，降低相鄰柵極層之間的耦合效應。

技術領域

本發明屬于集成電路設計及制造技術領域，特別是涉及一種3D NAND閃存及其制備方法。

背景技術

近年來，閃存(Flash Memory)存儲器的發展尤為迅速，閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本(Bit Cost)，三維的閃存存儲器(3D NAND)技術得到了迅速發展。

現有的3D NAND閃存的堆疊結構由多層柵極層(即柵極字線層)及柵間介質層交替疊置而成。隨著工藝的發展，為了滿足高密度的要求，3D NAND閃存除了單元尺寸(即在XY平面的尺寸)隨之對應縮小之外，柵極層的數量(即在垂直于所述XY平面的Z方向上的數量)也需隨之顯著增加。同時，由于刻蝕工藝的限制，3D NAND閃存中的垂直結構的總厚度(即垂直結構在所述Z方向上的尺寸)需要減小，這就要求柵極層的厚度以及柵間介質層的厚度相應減小；然而，由于現有的3D NAND閃存中的柵間介質層一般均為單一材料層，譬如氧化硅(SiO₂)層，柵間介質層的厚度較薄很容易造成相鄰柵極層之間的漏電，甚至造成相鄰柵極層之間的柵間介質層被擊穿。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種3D NAND閃存及其制備方法，用于解決現有技術中3D NAND閃存隨著柵間介質層厚度的減小很容易造成相鄰柵極層之間的漏電，甚至造成相鄰柵極層之間的柵間介質層被擊穿的問題。

為實現上述目的及其他相關目的，本發明提供一種3D NAND閃存，所述3D NAND閃存包括：

半導體襯底；

疊層結構，位于所述半導體襯底上，所述疊層結構包括交替疊置的柵間介質層及柵極層，所述柵間介質層包括交替疊置的第一漏電抑制層及第二漏電抑制層；

溝道通孔，位于所述疊層結構內；

功能側壁，位于所述溝道通孔的側壁表面；及

溝道層，位于所述溝道通孔內，且位于所述功能側壁的表面及所述溝道通孔的底部。

可選地，所述功能側壁包括：

阻擋層，位于所述溝道通孔的側壁表面；

存儲層，位于所述阻擋層的表面；及

隧穿層，位于所述存儲層的表面。

可選地，所述阻擋層包括高k介質層及阻擋疊層結構，所述高k介質層位于所述溝道通孔的表面，所述阻擋疊層結構位于所述高k介質層的表面，所述阻擋疊層結構包括沿所述阻擋疊層結構厚度方向交替疊置的氧化物層及氮氧化物層；所述存儲層包括沿厚度方向交替疊置的氮化物層及氮氧化物層；所述隧穿層包括沿厚度方向間隔排布的氧化物層及位于所述氧化物層之間的氮氧化物疊層結構。

可選地，所述3D NAND閃存還包括：

柵極間隙，位于所述疊層結構內，所述柵極間隙貫穿所述疊層結構并延伸至所述半導體襯底內；

源極區域，位于所述半導體襯底內，且位于所述柵極間隙的底部；