[發明專利]三維半導體存儲器件

在審

• 申請號: 201910241621.1
• 申請日: 2019-03-28
• 公開（公告）號: CN110600481A
• 公開（公告）日: 2019-12-20
• 發明（設計）人: 金光洙;金俊亨;金是完;吳京澤
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/11565;H01L27/1157
• 代理公司: 11330 北京市立方律師事務所
• 代理人: 李娜

提供了一種三維半導體存儲器件。所述三維半導體存儲器件包括：設置在基底上并且在垂直于基底的表面的方向上堆疊的第一柵極堆疊結構和第二柵極堆疊結構，第一柵極堆疊結構和第二柵極堆疊結構包括彼此間隔地堆疊的柵電極；穿過第一柵極堆疊結構和第二柵極堆疊結構并被第一柵極堆疊結構和第二柵極堆疊結構圍繞的貫穿區域；以及穿過第一柵極堆疊結構和第二柵極堆疊結構的垂直溝道結構，其中，第一柵極堆疊結構具有與貫穿區域相鄰并且被布置成階梯形狀的第一接觸焊盤，第二柵極堆疊結構具有與貫穿區域相鄰并且被布置成階梯形狀的第二接觸焊盤，第二接觸焊盤中的至少一部分第二接觸焊盤在貫穿區域的一側與第一接觸焊盤交疊。

相關申請的交叉引用

本申請要求于2018年6月12日在韓國知識產權局提交的韓國專利申請No.10-2018-0067714的優先權的權益，該申請的全部公開內容以引用的方式合并于本申請中。

技術領域

本公開涉及半導體器件，更具體地，涉及包括穿過柵極堆疊結構的貫穿區域的三維半導體存儲器件。

背景技術

已經開發了包括在與半導體襯底的表面垂直的方向上堆疊的柵電極的半導體器件。為了增大半導體器件的集成度，可以增加堆疊的柵電極的數目。隨著集成度增大，在與半導體襯底的表面垂直的方向上堆疊的柵電極的數目逐漸增加，在將柵電極連接到外圍電路的情況下，出現缺陷的數目也在增加。

發明內容

本公開的一個方面提供了一種三維半導體存儲器件。

本公開的一個方面提供了一種有利于高度集成的三維半導體存儲器件。

根據示例性實施例，本公開涉及一種三維半導體存儲器件，包括：設置在基底上并且在垂直于所述基底的表面的方向上堆疊的第一柵極堆疊結構和第二柵極堆疊結構，所述第一柵極堆疊結構和所述第二柵極堆疊結構分別包括在垂直于所述基底的表面的方向上彼此間隔地堆疊的第一柵電極和第二柵電極；穿過所述第一柵極堆疊結構和所述第二柵極堆疊結構并被所述第一柵極堆疊結構和所述第二柵極堆疊結構圍繞的貫穿區域；以及穿過所述第一柵極堆疊結構和所述第二柵極堆疊結構的垂直溝道結構，其中，所述第一柵極堆疊結構具有與所述貫穿區域相鄰并且被布置成第一階梯形狀的第一接觸焊盤，所述第二柵極堆疊結構具有與所述貫穿區域相鄰并且被布置成第二階梯形狀的第二接觸焊盤，并且其中，當從所述三維半導體存儲器件的俯視圖中觀察時，所述第二接觸焊盤中的一部分第二接觸焊盤在所述貫穿區域的一側與所述第一接觸焊盤交疊。

根據示例性實施例，本公開涉及一種三維半導體存儲器件，包括：設置在基底上的存儲單元陣列區域；位于所述存儲單元陣列區域之間的第一內階梯區域和第二內階梯區域；位于所述第一內階梯區域與所述第二內階梯區域之間的橋接區域；柵極堆疊結構，所述柵極堆疊結構包括堆疊在所述存儲單元陣列區域中并在第一方向上縱長地延伸到所述第一內階梯區域和所述第二內階梯區域的第一字線和第二字線，所述第一方向平行于所述基底的表面；以及在所述橋接區域中穿過所述柵極堆疊結構的貫穿區域，其中，所述第一字線和所述第二字線分別從所述多個存儲單元陣列區域縱長地延伸并在所述橋接區域中彼此連接，并且其中，設置在所述第一內階梯區域中的所述柵極堆疊結構在所述第一方向上的長度與設置在所述第二內階梯區域中的所述柵極堆疊結構在所述第一方向上的長度不同。

根據示例性實施例，本公開涉及一種三維半導體存儲器件，包括：堆疊在基底上的第一柵極堆疊結構和第二柵極堆疊結構；以及穿過所述第一柵極堆疊結構和所述第二柵極堆疊結構并被所述第一柵極堆疊結構和所述第二柵極堆疊結構圍繞的貫穿區域，其中，所述第一柵極堆疊結構和所述第二柵極堆疊結構分別包括第一字線和第二字線，其中，所述第一柵極堆疊結構的所述第一字線包括圍繞所述貫穿區域并且被設置成朝向所述貫穿區域降低的第一階梯形狀的第一接觸焊盤，所述第二柵極堆疊結構的所述第二字線包括圍繞所述貫穿區域并且被設置成朝向所述貫穿區域降低的第二階梯形狀的第二接觸焊盤，并且其中，所述第二接觸焊盤覆蓋所述第一接觸焊盤中的一部分第一接觸焊盤。

附圖說明