[發明專利]一種基于4-Booth編碼的低功耗乘法器

有效

• 申請號: 201910238829.8
• 申請日: 2019-03-27
• 公開（公告）號: CN110058840B
• 公開（公告）日: 2022-11-25
• 發明（設計）人: 余寧梅;馬文恒;高鈺迪;黃自力;張文東;劉和娜
• 申請（專利權）人: 西安理工大學
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 西安弘理專利事務所 61214
• 代理人: 燕肇琪

本發明公開的一種基于4?Booth編碼的低功耗乘法器，包括由至少兩個編碼器并聯組成的編碼器組，編碼器組的輸入端連接有位選擇器，位選擇器的輸入端分別與乘數輸入端口、被乘數輸入端口連接，位選擇器的輸入端與乘數輸入端口、被乘數輸入端口之間分別連接有第一Power gating開關，編碼器組的輸出端通過第二Power gating開關與壓縮器的輸入端連接，壓縮器的輸出端通過第三Power gating開關與超前進位加法器的輸入端連接。本發明公開的一種基于4?Booth編碼的低功耗乘法器能夠在保證計算結果正確的同時，降低功耗。

技術領域

本發明屬于低功耗乘法器技術領域，具體涉及一種基于4-Booth編碼的低功耗乘法器。

背景技術

在高速數字信號處理(DSP)、微處理器(MCU)以及RISC等各類芯片中，乘法器是不可缺少的單元，并且乘法器往往處于關鍵路徑中，因此，系統的速度往往取決于乘法器的速度。為實現流水線的正常工作，處于執行單元的乘法器需要在一個時鐘周期內完成。通過優化乘法器的設計能夠影響并提高整個處理器的運算效率和穩定性。因此，高速可便攜低功耗的乘法器設計是專用集成電路、數字信號處理領域以及數字濾波領域系統設計中十分重要且必要的一環。

高速可便攜低功耗的乘法器的一種實現方案是提高并行計算量，減少后續計算量，對于N位乘法來說，常規算法器會產生N位部分積，累加之后可得最終結果，而自Booth編碼算法問世以來，在很大程度上提高了乘法器的性能。其基本原理是通過減少部分積的數量來簡化運算，且參與乘法運算的乘數與被乘數的位數越多，Booth編碼算法簡化運算的能力越突出。典型的Booth編碼算法有：基2-Booth編碼、基4-Booth編碼、基8-booth編碼算法。基2-Booth編碼算法編碼表簡單，算法易于實現，但并不能簡化運算；基4-Booth編碼算法可以簡化1/2的計算量，編碼電路易于實現；基8-Booth編碼算法可以簡化3/4的計算量，但其編碼表中有對乘數乘以(-3)的操作，不能通過簡單的移位，取補碼電路實現。在處理器進行乘法運算時，乘數與被乘數均是32位的，由于2^32＝4 294 967 296，而兩個32位數相乘得到的64位數就是一個更加龐大的數字。在設計中，幾乎不會用到如此龐大的數字，也就是參與運算的乘數B與被乘數A的高位極為可能出現很多“零”占位的情況。對于這種情況，按照常規的編碼，壓縮，求和不僅浪費了大量時間還占用了很多硬件資源，提升了整個系統的功耗。

另外，在乘法器電路進行乘法運算時，編碼單元、壓縮單元、超前進位加法器單元是串行的，在前級電路沒有完成運算時，后級電路一直處于等待狀態，雖然電路開通，但沒有參與運算，增加了系統的功耗。部分積進入壓縮單元參與求和運算過程中，由于進位信號與部分積信號生成時延不同，在進入下一級華萊士樹型壓縮電路時，可能會有競爭冒險情況產生導致錯誤的計算結果。

發明內容

本發明的目的在于提供一種基于4-Booth編碼的低功耗乘法器，能夠在保證計算結果正確的同時，降低功耗。

本發明所采用的第一種技術方案是：一種基于4-Booth編碼的低功耗乘法器，包括由至少兩個編碼器并聯組成的編碼器組，編碼器組的輸入端連接有位選擇器，位選擇器的輸入端分別與乘數輸入端口、被乘數輸入端口連接，位選擇器的輸入端與乘數輸入端口、被乘數輸入端口之間分別連接有第一Power gating開關，第一Power gating開關用于根據輸入的乘數或被乘數是否為零而開通或關閉電路，編碼器組控制補碼信號輸出部分積，編碼器組的輸出端通過第二Power gating開關與壓縮器的輸入端連接，第二Power gating根據編碼器組生成部分積的最大延遲開通電路，壓縮器的輸出端通過第三Power gating開關與超前進位加法器的輸入端連接，第三Power gating開關用以接收壓縮器最終輸出的偽和、進位信號而開通電路，超前進位加法器的輸出端輸出被乘數與乘數的乘積。

本發明的特點還在于，

編碼器具有三個數據輸入端，每個編碼器的三個數據輸入端均與位選擇器的輸出端連接，每個編碼器的輸出端均與第二Power gating開關連接。