[發明專利]改良的鰭式場效晶體管(FinFET)及其制造方法

有效

• 申請號: 201910198615.2
• 申請日: 2019-03-15
• 公開（公告）號: CN110556426B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 臧輝;王振裕;L·埃克諾米科思
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;B82Y10/00
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及改良的鰭式場效晶體管(FinFET)及其制造方法，提供形成有縮減寬度且與鄰近鰭片有增加距離的CT柱的方法以及所產生的裝置。數個具體實施例包括：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中，該第一對鰭片及該第二對鰭片包括硅；以及形成一CT柱，其包括在該第一對及該第二對鰭片之間且在該氧化物層的一部分上方的SiN，其中，該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。

技術領域

本揭示內容是有關于鰭式場效晶體管(fin?field-effect

transistor；FinFET)及其制造方法。本揭示內容特別可應用于超越7納米(nm)的技術節點。

背景技術

隨著FinFET技術設計規則的積極縮小，使用用以柵極(PC)隔離的柵極切割(CT)柱變得越來越有挑戰性。例如，在7納米技術中，在多晶硅開窗式化學機械研磨((poly-open-chemical-mechnical-polishing；POC)后觀察到不完全CT，從而導致PC-PC短路(PC?to?PCshort)。盡管增加CT反應性離子蝕刻(RIE)的制程時間可解決此問題，然而它會造成CT的關鍵尺寸(CD)增加。CT的大關鍵尺寸縮減制程裕度(process?margin)而可能在功函數(WF)金屬填充期間產生空穴。

因此，亟須有改良CT制程裕度和增加CT柱與鰭片間的PC端對端距離的裝置，以及致能方法。

發明內容

本揭示內容的一方面為一種裝置，其包括有縮減寬度且增加與鄰近鰭片的距離的CT柱。

本揭示內容的另一方面為一種方法，其形成有縮減寬度且增加與鄰近鰭片的距離的CT柱。

本揭示內容的附加方面及其他特征會在以下說明中提出以及部分在本領域技術人員審查以下內容或學習本揭示內容的實施后會明白。按照隨附權利要求書的特別提示，可實現及得到本揭示內容的優點。

根據本揭示內容，某些技術效果部分可用一種裝置達成，其包括：在一氧化物層中的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括硅(Si)；以及一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層的一部分上方的氮化硅(SiN)，其中該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。

本揭示內容的另一方面為一種方法，其包括：提供在一氧化物層中的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括硅；以及形成一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層的一部分上方的SiN，其中該CT柱的寬度與該CT柱、該第一對鰭片及該第二對鰭片之間的距離成反比。

本揭示內容的又一方面為一種裝置，其包括在一氧化物層中厚度有5納米至22納米的第一對鰭片與第二對鰭片，其中該第一對鰭片及該第二對鰭片包括硅；以及一CT柱，其包括在該第一對鰭片及該第二對鰭片之間且在該氧化物層的一部分上方的SiN，其中該CT柱的寬度為12納米至40納米且在該CT柱與該第一對鰭片及該第二對鰭片之間的距離為10納米至35納米。

本領域技術人員由以下詳細說明可明白本揭示內容的其他方面及技術效果，其中僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應了解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。

附圖說明

在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的附圖標記表示，且其中：

圖1A、圖1B至圖7A、圖7B的橫截面圖根據一示范具體實施例各自示意圖示用于形成有縮減寬度的CT柱的制程流程；

圖1C至圖7C的上視圖各自圖示圖1A、圖1B至圖7A、圖7B的切割線；