[發明專利]半導體元件及其制作方法

在審

• 申請號: 201910180883.1
• 申請日: 2019-03-11
• 公開（公告）號: CN111682068A
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 陳金宏;傅思逸;許智凱;許嘉榕;林毓翔
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法，其中該制作半導體元件的方法為：首先形成一第一半導體層以及一絕緣層于一基底上，然后去除該絕緣層以及該第一半導體層以形成多個開口，形成一第二半導體層于該等開口內，再圖案化該第二半導體層、該絕緣層以及該第一半導體層以形成多個鰭狀結構。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種利用側壁圖案轉移(sidewall image transfer,SIT)技術形成鰭狀結構的方法。

背景技術

隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。然而，隨著場效晶體管(field effect transistors,FETs)元件尺寸持續地縮小，平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。非平面(non-planar)式場效晶體管元件，例如鰭狀場效晶體管(fin field effect transistor,Fin FET)元件，具有立體結構可增加與柵極之間接觸面積，進而提升柵極對于通道區域的控制，儼然已取代平面式場效晶體管成為目前的主流發展趨勢。

現有鰭狀場效晶體管的制作工藝是先將鰭狀結構形成于基底上，再將柵極形成于鰭狀結構上。鰭狀結構一般為蝕刻基底所形成的條狀鰭片，但在尺寸微縮的要求下，各鰭片寬度漸窄，而鰭片之間的間距也漸縮小。因此，其制作工藝也面臨許多限制與挑戰，例如現有掩模及光刻蝕刻技術受限于微小尺寸的限制，無法準確定義鰭狀結構的位置而造成鰭片倒塌，或是無法準確控制蝕刻時間而導致過度蝕刻等問題，連帶影響鰭狀結構的作用效能。

發明內容

本發明一實施例公開一種制作半導體元件的方法。首先形成一第一半導體層以及一絕緣層于一基底上，然后去除該絕緣層以及該第一半導體層以形成多個開口，形成一第二半導體層于該等開口內，再圖案化該第二半導體層、該絕緣層以及該第一半導體層以形成多個鰭狀結構。

本發明另一實施例公開一種半導體元件，其主要包含一鰭狀結構設于一基底上，其中該鰭狀結構又包含一第一半導體層設于該基底上、一第二半導體層設于該第一半導體層上、一絕緣層設于該第二半導體層上以及一第三半導體層設于該絕緣層上。

附圖說明

圖1至圖10為本發明一實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12 基底 14 半導體層

16 絕緣層 18 圖案化掩模

20 開口 22 半導體層

24 硬掩模 26 硬掩模

28 軸心體 30 間隙壁

32 鰭狀結構 34 突塊

36 絕緣層 38 離子注入制作工藝

40 淺溝隔離 42 柵極介電層

44 柵極電極 46 半導體層

具體實施方式