[發明專利]一種多芯片間高速互連測試方法

在審

• 申請號: 201910180305.8
• 申請日: 2019-03-11
• 公開（公告）號: CN109765482A
• 公開（公告）日: 2019-05-17
• 發明（設計）人: 何立柱;馮建華
• 申請（專利權）人: 世芯電子科技（無錫）有限公司
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/28
• 代理公司: 北京八月瓜知識產權代理有限公司 11543
• 代理人: 馬東瑞

本發明公開了一種多芯片間高速互連測試方法，在DFT可測性設計階段，引入mbio_test_top模塊插入到電路中；根據電路圖，制造芯片；之后將芯片放置在測試機的板卡上面，使板卡上面的探頭和芯片連接；測試機根據外部提供的測試向量來測試芯片，對芯片進行芯片內回環測試和芯片間外部回環測試，且測試時鐘由PLL引入，通過控制mbio_test_top模塊，來控制芯片間的互連通信；可以高速測試，測試向量的靈活性高，可以通過測試機進行測試，測試方式不局限，測試過程簡單方便、靈活，便于使用和推廣。

技術領域

本發明涉多芯片互連測試技術領域，尤其涉及一種多芯片間高速互連測試方法。

背景技術

隨著集成電路設計水平和工藝的高速發展，對多芯片集成的電路要求越來越高；在DFT設計中，芯片間的互連測試也是不得不考慮的一個不可或缺的一面。

現在流行的芯片互連測試主要是用JTAG的方式，基于1149.1等協議發展而來；缺點是只能低速測試，通常50MHz以內；測試向量的靈活性較差。必須按照協議用EDA工具產生。

發明內容

本發明的目的是為了解決現有技術中的問題，而提出的一種多芯片間高速互連測試方法。

為了實現上述目的，本發明采用了如下技術方案：

一種多芯片間高速互連測試方法，所述多芯片間高速互連測試的具體步驟如下：

(1)在DFT可測性設計階段，引入mbio_test_top模塊插入到電路中；

(2)根據電路圖，制造芯片，備用；

(3)將芯片放置在測試機的板卡上面，使板卡上面的探頭和芯片連接；

(4)測試機根據外部提供的測試向量來測試芯片，對芯片進行芯片內回環測試和芯片間外部回環測試，且測試時鐘由PLL引入，通過控制mbio_test_top模塊，來控制芯片間的互連通信。

優選的，在步驟(1)中在插入mbio_test_top模塊時，可以通過在寫電路rtl代碼的時候和電路function功能一起寫好插入電路中，或者把function rtl代碼邏輯綜合得到邏輯網表(netlist)后，通過EDA工具或者通過寫command命令加入電路中。

優選的，在步驟(1)中mbio_test_top模塊的fast_clk pin端口連到PLL的輸出端，mbio_test_top模塊的Tck、rst、cfg_en、tdi、tdo以及tx_valid端口連到相應的外部端口(GPIO)上；mbio_test_top模塊的Ctl_i_*端口連到對應的高速IO端口上。

優選的，在步驟(4)中，所述芯片內回環測試中，PLL發送測試時鐘信號，mbio_test_top模塊發送數據，通過芯片的IO PAD端口后，又返回到mbio_test_top模塊中，進行觀測數據。

優選的，在步驟(4)中，所述芯片間外部回環測試中，一個芯片通過mbio_test_top模塊中的PRBS generator發送數據，通過芯片的IO PAD端口連到另一個芯片的IO PAD端口，這個芯片的mbio_test_top模塊中的PRBS checker接收數據。

本發明的有益效果：本發明提供了一種多芯片間高速互連測試方法，可以高速測試，測試向量的靈活性高，可以通過測試機進行測試，測試方式不局限，測試過程簡單方便、靈活，便于使用和推廣。

該裝置中未涉及部分均與現有技術相同或可采用現有技術加以實現，本發明結構簡單，操作方便。

附圖說明

圖1為本發明提出的一種多芯片間高速互連測試方法的檢測電路的電路圖；