[發明專利]一種多芯片間高速互連測試方法

在審

• 申請號: 201910180305.8
• 申請日: 2019-03-11
• 公開（公告）號: CN109765482A
• 公開（公告）日: 2019-05-17
• 發明（設計）人: 何立柱;馮建華
• 申請（專利權）人: 世芯電子科技（無錫）有限公司
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/28
• 代理公司: 北京八月瓜知識產權代理有限公司 11543
• 代理人: 馬東瑞

1.一種多芯片間高速互連測試方法，其特征在于，所述多芯片間高速互連測試的具體步驟如下：

(1)在DFT可測性設計階段，引入mbio_test_top模塊插入到電路中；

(2)根據電路圖，制造芯片，備用；

(3)將芯片放置在測試機的板卡上面，使板卡上面的探頭和芯片連接；

(4)測試機根據外部提供的測試向量來測試芯片，對芯片進行芯片內回環測試和芯片間外部回環測試，且測試時鐘由PLL引入，通過控制mbio_test_top模塊，來控制芯片間的互連通信。

2.根據權利要求1所述的一種多芯片間高速互連測試方法，其特征在于，在步驟(1)中在插入mbio_test_top模塊時，可以通過在寫電路rtl代碼的時候和電路function功能一起寫好插入電路中，或者把function rtl代碼邏輯綜合得到邏輯網表(netlist)后，通過EDA工具或者通過寫command命令加入電路中。

3.根據權利要求1所述的一種多芯片間高速互連測試方法，其特征在于，在步驟(1)中mbio_test_top模塊的fast_clk pin端口連到PLL的輸出端，mbio_test_top模塊的Tck、rst、cfg_en、tdi、tdo以及tx_valid端口連到相應的外部端口(GPIO)上；mbio_test_top模塊的Ctl_i_*端口連到對應的高速IO端口上。

4.根據權利要求1所述的一種多芯片間高速互連測試方法，其特征在于，在步驟(4)中，所述芯片內回環測試中，PLL發送測試時鐘信號，mbio_test_top模塊發送數據，通過芯片的IO PAD端口后，又返回到mbio_test_top模塊中，進行觀測數據。

5.根據權利要求1所述的一種多芯片間高速互連測試方法，其特征在于,在步驟(4)中，所述芯片間外部回環測試中，一個芯片通過mbio_test_top模塊中的PRBS generator發送數據，通過芯片的IO PAD端口連到另一個芯片的IO PAD端口，這個芯片的mbio_test_top模塊中的PRBS checker接收數據。