[發(fā)明專利]可編程延時(shí)單元結(jié)構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 201910173708.X
• 申請(qǐng)日: 2019-03-07
• 公開(kāi)（公告）號(hào): CN109933127A
• 公開(kāi)（公告）日: 2019-06-25
• 發(fā)明（設(shè)計(jì)）人: 高麗江;韋援豐;劉慧宇;蔡剛;魏育成;楊海鋼
• 申請(qǐng)（專利權(quán)）人: 中科億海微電子科技（蘇州）有限公司;中國(guó)科學(xué)院電子學(xué)研究所
• 主分類號(hào): G06F1/08
• 分類號(hào): G06F1/08;H03K5/131
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

本發(fā)明公開(kāi)了一種可編程延時(shí)單元結(jié)構(gòu)，包含兩級(jí)延時(shí)單元調(diào)節(jié)結(jié)構(gòu)，分別為粗調(diào)延時(shí)單元和細(xì)調(diào)延時(shí)單元，一種粗調(diào)延時(shí)單元包含反相器鏈以及回環(huán)式與非門延時(shí)鏈，具有面積小的特點(diǎn)；另一種粗調(diào)延時(shí)單元包含回環(huán)式延時(shí)鏈，具有延時(shí)均勻的特點(diǎn)。細(xì)調(diào)延時(shí)單元采用回環(huán)式與非門延時(shí)基本單元串聯(lián)形成延時(shí)鏈的方式來(lái)提高精度。粗調(diào)延時(shí)單元和細(xì)調(diào)延時(shí)單元二者結(jié)合起來(lái)可以實(shí)現(xiàn)較少SRAM控制端的條件下，得到多級(jí)延時(shí)和延時(shí)步進(jìn)精度的精確控制，在較小的面積代價(jià)和控制代價(jià)下實(shí)現(xiàn)了延時(shí)的精細(xì)調(diào)整，有利于總線數(shù)據(jù)的對(duì)齊。

技術(shù)領(lǐng)域

本公開(kāi)屬于數(shù)字集成電路技術(shù)領(lǐng)域，涉及一種可編程延時(shí)單元結(jié)構(gòu)，特別是一種適用于現(xiàn)場(chǎng)可編程門陣列(FPGA)輸入輸出通道的可編程延時(shí)單元。

背景技術(shù)

現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種通用的邏輯電路，與中央處理器(CPU)，數(shù)字信號(hào)處理器(DSP)并稱為三大通用信號(hào)處理器件。具有靈活性高、并行性高、開(kāi)發(fā)風(fēng)險(xiǎn)低的優(yōu)點(diǎn)，已廣泛的應(yīng)用于工業(yè)控制、航空航天、通信、汽車電子、數(shù)據(jù)中心、智能處理等領(lǐng)域，并且占據(jù)著越來(lái)越多的市場(chǎng)份額。作為一種可編程器件，F(xiàn)PGA由可編程邏輯模塊(RLM，Reconfigurable Logic Module)、可編程互連資源(RR，Reconfigurable Routing)、可編程輸入輸出模塊(Reconfiguable IO module)、嵌入式IP(塊存儲(chǔ)器、DSP等)等組成。

其中可編程輸入輸出模塊除了具有實(shí)現(xiàn)各種電平標(biāo)準(zhǔn)、IO與芯核電平轉(zhuǎn)換、ESD防護(hù)等功能之外，還承擔(dān)了芯片內(nèi)部可編程資源與IO的數(shù)據(jù)通道的作用，本公開(kāi)中將承擔(dān)芯片內(nèi)部可編程資源與IO數(shù)據(jù)通道作用的這一部分電路稱為IOE。這里的IOE可以實(shí)現(xiàn)輸入信號(hào)的組合模式和寄存模式，對(duì)于輸出信號(hào)，可以實(shí)現(xiàn)組合和寄存兩種工作模式。輸入端具有可編程的延時(shí)單元，用以實(shí)現(xiàn)PAD-TO-PAD的零保持時(shí)間，也可以實(shí)現(xiàn)輸入總線數(shù)據(jù)的邊沿對(duì)齊。輸出端具有可編程的延時(shí)單元，用以增加時(shí)鐘沿到輸出數(shù)據(jù)的延時(shí)，或?qū)偩€數(shù)據(jù)進(jìn)行對(duì)齊。

根據(jù)用戶的需求，F(xiàn)PGA芯片的可編程延時(shí)單元往往要求具有較多的延時(shí)檔數(shù)和較寬的覆蓋范圍。從原理上講，一般需要覆蓋時(shí)鐘網(wǎng)絡(luò)的延時(shí)，并具有盡可能多的檔數(shù)。在電路實(shí)現(xiàn)上往往采用反相器鏈的方式來(lái)實(shí)現(xiàn)，并配合多路選擇器進(jìn)行延時(shí)的選擇。這種方式具有設(shè)計(jì)簡(jiǎn)單的特點(diǎn)，但是由于版圖布局布線的問(wèn)題，也存在這每檔延時(shí)不均勻的劣勢(shì)，不利于進(jìn)行精確的延時(shí)調(diào)整。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問(wèn)題

本公開(kāi)提供了一種可編程延時(shí)單元結(jié)構(gòu)，以至少部分解決以上所提出的技術(shù)問(wèn)題。

(二)技術(shù)方案

根據(jù)本公開(kāi)的一個(gè)方面，提供了一種可編程延時(shí)單元結(jié)構(gòu)，該可編程延時(shí)單元結(jié)構(gòu)包含兩級(jí)延時(shí)單元調(diào)節(jié)結(jié)構(gòu)，這兩級(jí)延時(shí)單元調(diào)節(jié)結(jié)構(gòu)分別為：粗調(diào)延時(shí)單元和細(xì)調(diào)延時(shí)單元，其中，該粗調(diào)延時(shí)單元包含：回環(huán)式與非門延時(shí)基本單元以及反相器延時(shí)基本單元。

根據(jù)本公開(kāi)的另一個(gè)方面，提供了一種可編程延時(shí)單元結(jié)構(gòu)，該可編程延時(shí)單元結(jié)構(gòu)包含兩級(jí)延時(shí)單元調(diào)節(jié)結(jié)構(gòu)，這兩級(jí)延時(shí)單元調(diào)節(jié)結(jié)構(gòu)分別為：粗調(diào)延時(shí)單元和細(xì)調(diào)延時(shí)單元，其中，該粗調(diào)延時(shí)單元包含：回環(huán)式與非門延時(shí)基本單元以及簡(jiǎn)化回環(huán)式與非門延時(shí)基本單元。

在本公開(kāi)的一些實(shí)施例中，粗調(diào)延時(shí)單元至少包含一級(jí)粗調(diào)延時(shí)模塊，每一級(jí)粗調(diào)延時(shí)模塊的延時(shí)相等，且每一級(jí)粗調(diào)延時(shí)模塊的延時(shí)與細(xì)調(diào)延時(shí)單元的最大范圍相等。

在本公開(kāi)的一些實(shí)施例中，每一級(jí)粗調(diào)延時(shí)模塊中，回環(huán)式與非門延時(shí)基本單元之后串聯(lián)若干級(jí)反相器延時(shí)基本單元，且各級(jí)粗調(diào)延時(shí)模塊串接起來(lái)。

在本公開(kāi)的一些實(shí)施例中，每一級(jí)粗調(diào)延時(shí)模塊中，回環(huán)式與非門延時(shí)基本單元之后串聯(lián)簡(jiǎn)化回環(huán)式與非門延時(shí)基本單元，且各級(jí)粗調(diào)延時(shí)模塊串接起來(lái)。