[發明專利]可編程延時單元結構

在審

• 申請號: 201910173708.X
• 申請日: 2019-03-07
• 公開（公告）號: CN109933127A
• 公開（公告）日: 2019-06-25
• 發明（設計）人: 高麗江;韋援豐;劉慧宇;蔡剛;魏育成;楊海鋼
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司;中國科學院電子學研究所
• 主分類號: G06F1/08
• 分類號: G06F1/08;H03K5/131
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種可編程延時單元結構，其特征在于，包含兩級延時單元調節結構，這兩級延時單元調節結構分別為：粗調延時單元和細調延時單元，

其中，該粗調延時單元包含：回環式與非門延時基本單元以及反相器延時基本單元。

2.一種可編程延時單元結構，其特征在于，包含兩級延時單元調節結構，這兩級延時單元調節結構分別為：粗調延時單元和細調延時單元，

其中，該粗調延時單元包含：回環式與非門延時基本單元以及簡化回環式與非門延時基本單元。

3.根據權利要求1或2所述的可編程延時單元結構，其特征在于，所述粗調延時單元至少包含一級粗調延時模塊，每一級粗調延時模塊的延時相等，且每一級粗調延時模塊的延時與細調延時單元的最大范圍相等。

4.根據權利要求3所述的可編程延時單元結構，其特征在于，所述每一級粗調延時模塊中，回環式與非門延時基本單元之后串聯若干級反相器延時基本單元，且各級粗調延時模塊串接起來。

5.根據權利要求3所述的可編程延時單元結構，其特征在于，所述每一級粗調延時模塊中，回環式與非門延時基本單元之后串聯簡化回環式與非門延時基本單元，且各級粗調延時模塊串接起來。

6.根據權利要求4或5所述的可編程延時單元結構，其特征在于，

在最后一級粗調延時模塊的反相器延時基本單元之后連接有一第二回環式與非門延時基本單元、第二簡化回環式與非門延時基本單元、或者第二反相器延時基本單元；或者，

在最后一級粗調延時模塊的簡化回環式與非門延時基本單元之后連接有一第二回環式與非門延時基本單元或者第二簡化回環式與非門延時基本單元；

其中，該第二回環式與非門延時基本單元的一個外部數據輸出端接至另一個外部數據輸入端，該第二簡化回環式與非門延時基本單元的一個外部數據輸出端接至另一個外部數據輸入端，該第二反相器延時基本單元的一個外部數據輸出端接至另一個外部數據輸入端。

7.根據權利要求1或2所述的可編程延時單元結構，其特征在于，所述細調延時單元包含回環式與非門延時基本單元。

8.根據權利要求7所述的可編程延時單元結構，其特征在于，所述細調延時單元中，回環式與非門延時基本單元串聯形成延時鏈。

9.根據權利要求8所述的可編程延時單元結構，其特征在于，所述細調延時單元中，在延時鏈的末端設置有一第二回環式與非門延時基本單元或者第二簡化回環式與非門延時基本單元，其中，所述第二回環式與非門延時基本單元的一個外部數據輸出端接至另一個外部數據輸入端，所述第二簡化回環式與非門延時基本單元的一個外部數據輸出端接至另一個外部數據輸入端。

10.根據權利要求1或2所述的可編程延時單元結構，其特征在于，

所述回環式與非門延時基本單元具有4個數據接口，分別為2個數據輸出端和2個數據輸入端，該回環式與非門延時基本單元包括：第一與非門、第二與非門、第三與非門和第一反相器，第一與非門有兩個輸入，分別為第一輸入和第一SRAM控制端，第一與非門的輸出作為該回環式與非門延時基本單元的第一輸出；第二與非門有兩個輸入，其中一個為第一輸入，另一個為第一SRAM控制端通過第一反相器之后輸入，第二與非門的輸出作為第三與非門的一個輸入；第三與非門的另一個輸入為第二輸入，第三與非門的輸出作為該回環式與非門延時基本單元的第二輸出；

所述反相器延時基本單元具有4個數據接口，分別為2個數據輸出端和2個數據輸入端，該反相器延時基本單元包括：反向并行設置的第二反相器和第三反相器；

所述簡化回環式與非門延時基本單元具有4個數據接口，分別為2個數據輸出端和2個數據輸入端，該簡化回環式與非門延時基本單元包括：第一與非門和第三與非門，第一與非門有兩個輸入，分別為第一輸入和第一SRAM控制端，第一與非門的輸出作為該回環式與非門延時基本單元的第一輸出；第三與非門的一個輸入為第一SRAM控制端的輸入或者為固定高電平，另一個輸入為第二輸入，第三與非門的輸出作為該回環式與非門延時基本單元的第二輸出。