[發明專利]半導體結構

有效

• 申請號: 201910170892.2
• 申請日: 2019-03-07
• 公開（公告）號: CN111668163B
• 公開（公告）日: 2021-12-07
• 發明（設計）人: 林庭佑;涂祈吏;林鑫成;胡鈺豪;吳政璁
• 申請（專利權）人: 世界先進積體電路股份有限公司
• 主分類號: H01L23/00
• 分類號: H01L23/00;H01L23/31
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王濤;任默聞

本發明提供了一種半導體結構，包含：襯底、第一絕緣層、第二絕緣層、第一密封環結構、第二密封環結構、以及鈍化層。襯底具有晶片區以及密封環區。第一絕緣層位于襯底之上。第二絕緣層位于第一絕緣層之上。第一密封環結構埋置于第一絕緣層及第二絕緣層中且位于密封環區內，其中第一密封環結構包含金屬層堆疊。第二密封環結構，埋置于第一絕緣層中且位于密封環區內，其中第二密封環結構包含環型多晶硅結構。鈍化層位于第二絕緣層及第一密封環結構之上。

技術領域

本發明是關于半導體結構，特別是關于晶片密封環結構。

背景技術

在半導體工藝中，可在半導體晶圓上同時制造多個包含集成電路(integratedcircuit，IC)的晶粒(die)。在每兩個相鄰的晶粒之間可設置密封環(seal ring)結構來保護晶粒，使得晶粒在后續的切割工藝(dicing process)中，可免于晶粒中的集成電路遭受破壞。

一般來說，在半導體晶圓上包含集成電路的晶粒皆由密封環結構所包圍，而密封環結構可將這些晶粒分別隔離開來。密封環結構可防止在切割晶圓時造成晶粒內部的集成電路受到外應力影響而產生微裂縫(microcrack)，可避免濕氣(moisture)或化學污染物入侵，并可避免靜電放電(electrostatic discharge，ESD)對晶粒造成沖擊。

雖然現有的密封環結構大致符合需求，但并非各方面皆令人滿意，特別是密封環結構對于晶粒的保護效果仍需進一步改善。

發明內容

本發明的一些實施例提供一種半導體結構，包含：襯底、第一絕緣層、第二絕緣層、第一密封環結構、第二密封環結構、以及鈍化層。襯底具有晶片區以及密封環區。第一絕緣層位于襯底之上。第二絕緣層位于第一絕緣層之上。第一密封環結構埋置于第一絕緣層及此第二絕緣層中且位于密封環區內，其中第一密封環結構包含金屬層堆疊。第二密封環結構，埋置于第一絕緣層中且位于密封環區內，其中第二密封環結構包含環型多晶硅結構。鈍化層位于第二絕緣層及第一密封環結構之上。在俯視圖中，密封環區圍繞晶片區，其中第二密封環結構圍繞晶片區，且第一密封環結構圍繞第二密封環結構。

本發明的一些實施例提供一種半導體結構，包含：襯底、絕緣層、外側密封環結構、內側密封環結構、以及鈍化層。襯底，具有晶片區以及密封環區。絕緣層位于襯底之上。外側密封環結構埋置于絕緣層中且位于密封環區內，其中外側密封環結構包含第一金屬層堆疊。內側密封環結構埋置于絕緣層中且位于密封環區內，其中內側密封環結構包含第二金屬層堆疊。鈍化層位于外側密封環結構及內側密封環結構之上。在俯視圖中，密封環區圍繞晶片區，其中內側密封環結構圍繞晶片區，外側密封環結構圍繞內側密封環結構，并且外側密封環結構與內側密封環結構通過多個塊狀連接部連接而形成H型環型結構。

本發明的一些實施例提供一種半導體結構，包含：襯底、第一絕緣層、第二絕緣層、外側密封環結構、內側密封環結構、環型多晶硅結構、以及鈍化層。襯底具有晶片區以及密封環區。第一絕緣層位于襯底之上。第二絕緣層位于第一絕緣層之上。外側密封環結構，埋置于第一絕緣層及第二絕緣層中且位于密封環區內，其中外側密封環結構包含第一金屬層堆疊。內側密封環結構埋置于第一絕緣層及第二絕緣層中且位于密封環區內，其中內側密封環結構包含第二金屬層堆疊，其中外側密封環結構與內側密封環結構通過多個塊狀連接部連接而形成H型環型結構。環型多晶硅結構埋置于第一絕緣層中且位于密封環區內。鈍化層位于第二絕緣層、外側密封環結構、以及內側密封環結構之上。在俯視圖中，密封環區圍繞晶片區，其中環型多晶硅結構圍繞晶片區，且H型環型結構圍繞環型多晶硅結構。

附圖說明

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特征。

圖1是根據本發明的一些實施例，繪示出例示性半導體結構的部分俯視圖。