[發明專利]半導體封裝裝置及其制造方法

在審

• 申請號: 201910170246.6
• 申請日: 2019-03-07
• 公開（公告）號: CN111370397A
• 公開（公告）日: 2020-07-03
• 發明（設計）人: 方緒南;翁任賢
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/31;H01L21/98
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蕭輔寬

一種半導體封裝裝置包含電路層、第一組堆疊組件、第一導電線、空間和電子組件。所述第一組堆疊組件安置于所述電路層上。所述第一導電線電連接所述第一組堆疊組件。所述空間界定于所述第一組堆疊組件與所述電路層之間。所述空間容納所述第一導電線。所述電子組件安置于所述空間中。

技術領域

本公開大體上涉及一種半導體封裝裝置，且更確切地說，本公開涉及一種包含堆疊組件的半導體封裝裝置及其制造方法。

背景技術

當將邏輯集成電路(IC)(例如控制器和存儲器裸片堆疊)封裝到半導體封裝中時，通常采用并排布置，這可妨礙半導體封裝的小型化。另外，連接存儲器裸片堆疊和襯底的線路所必需的空間也妨礙半導體封裝的小型化。

發明內容

一方面，根據一些實施例，一種半導體封裝裝置包含電路層、第一組堆疊組件、第一導電線、空間和電子組件。所述第一組堆疊組件安置于所述電路層上。所述第一導電線電連接所述第一組堆疊組件。所述空間界定于所述第一組堆疊組件與所述電路層之間。所述空間容納所述第一導電線。所述電子組件安置于所述空間中。

另一方面，根據一些實施例，一種半導體封裝裝置包含電路層、第一組堆疊芯片、第一導電線、第二導電線和第一絕緣層。所述第一組堆疊芯片安置于所述電路層上。所述第一組堆疊芯片包含第一芯片以及安置于所述第一芯片上的第二芯片。所述第一導電線電連接到所述第一芯片。所述第二導電線電連接到所述第二芯片。所述第一絕緣層包封所述第一組堆疊芯片、所述第一導電線的一部分以及所述第二導電線的一部分。所述第一導電線包含從所述第一絕緣層暴露且電連接到所述電路層的端子。所述第二導電線包含從所述第一絕緣層暴露且電連接到所述電路層的第一端子。

在又一方面中，根據一些實施例，一種制造半導體封裝裝置的方法包含：提供具有第一組堆疊組件的載體；接合所述第一組堆疊組件上的第一導電線；形成第一絕緣材料來包封所述第一組堆疊組件和所述第一導電線；在所述第一絕緣材料中形成凹進部分；以及將電子組件安置在所述凹進部分中。

附圖說明

當結合附圖閱讀時，從以下詳細描述最好地理解本公開的各方面。應注意，各種特征可能未按比例繪制，且附圖中所描繪特征的尺寸可能出于論述的清楚起見而任意增大或減小。

圖1A說明根據本公開的一些實施例的半導體封裝裝置的橫截面圖。

圖1B說明圖1A中的半導體封裝裝置的一部分的放大圖。

圖2A說明根據本公開的一些實施例的半導體封裝裝置的橫截面圖。

圖2B說明圖2A中的半導體封裝裝置的一部分的放大圖。

圖2C說明圖2A中的半導體封裝裝置的一部分的放大圖。

圖3A說明根據本公開的一些實施例的半導體封裝裝置的橫截面圖。

圖3B說明圖3A中的半導體封裝裝置的一部分的放大圖。

圖3C說明根據本公開的一些實施例的半導體封裝裝置的一部分的放大圖。

圖4說明根據本公開的一些實施例的半導體封裝裝置的橫截面圖。

圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G、圖5H、圖5I、圖5J和圖5K是根據本公開的一些實施例的在各個階段制造的半導體封裝設備的橫截面圖。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F、圖6G、圖6H和圖6I是根據本公開的一些實施例的在各階段處所制造的半導體封裝裝置的橫截面圖。

圖7A、圖7B、圖7C、圖7D、圖7E、圖7F、圖7G、圖7H和圖7I是根據本公開的一些實施例的在各個階段制造的半導體封裝裝置的橫截面圖。