[發明專利]可變相位累加器電路結構的全數字鎖相環及鎖相控制方法

在審

• 申請號: 201910163527.9
• 申請日: 2019-03-05
• 公開（公告）號: CN109714046A
• 公開（公告）日: 2019-05-03
• 發明（設計）人: 單長虹;楊檬瑋;董招輝;田帆;王麗君;趙宇紅;陳忠澤;鄧賢君
• 申請（專利權）人: 南華大學
• 主分類號: H03L7/093
• 分類號: H03L7/093;H03L7/095;H03L7/099;H03L7/18
• 代理公司: 衡陽市科航專利事務所 43101
• 代理人: 鄒小強

可變相位累加器電路結構的全數字鎖相環及鎖相控制方法，所述的全數字鎖相環包括數字鑒相器模塊、數字環路濾波器模塊、緩沖寄存器和數控振蕩器模塊。數字環路濾波器模塊和數控振蕩器模塊分別包括第一可變相位累加器、第二可變相位累加器，利用電子設計自動化技術完成各個模塊電路的設計。通過采用可變相位累加器電路結構對全數字鎖相環的電路結構進行優化，拓寬了全數字鎖相環電路的鎖相范圍，提高了鎖相頻率，降低了系統的總功耗，并且不會增加FPGA芯片內部的邏輯資源。本發明具有鎖相速度快、鎖定頻率范圍寬、功耗低等優點，可將其作為鎖相電路模塊嵌入到不同的系統芯片中，具有十分廣泛的用途。

技術領域

本發明涉及電子信息技術領域，具體涉及一種應用于片上系統的可變相位累加器電路結構的全數字鎖相環及鎖相控制方法。

背景技術

鎖相環在通信、無線電電子學、自動控制和電力系統自動化等領域得到了極為廣泛的應用，隨著半導體技術突飛猛進的發展，系統芯片的出現，鎖相環已成為片上系統中的一個重要功能模塊。現有全數字鎖相環由于電路結構不合理存在功耗偏高的缺陷。而對于在各個領域片上系統應用的芯片來說，降低其功耗、縮短響應時間，提高系統的運行速度對系統性能將產生非常大的改善，因而為了減少片上系統的整體功耗，尤其是減少諸如移動設備的功耗，則需要減少系統芯片中各功能模塊的功耗。

另外，現有全數字鎖相環的鎖相范圍窄，鎖相環內部信號的傳遞是串行傳輸的，故系統的鎖相速度較慢。因此，尋求一種合適的全數字鎖相環電路結構以降低系統功耗、提高系統運行速度和擴大鎖相范圍是提高鎖相環性能的關鍵。

發明內容

本發明的目的是克服現有技術的上述不足，而提供一種可變相位累加器電路結構的全數字鎖相環及鎖相控制方法，通過在全數字鎖相環電路結構中應用可變相位累加器對鎖相環的電路結構進行優化，使得它解決了鎖相范圍窄、系統功耗較大的問題，且由于電路中信號進行并行傳輸，提高了全數字鎖相環的運行速度。

本發明的技術方案是 ：可變相位累加器電路結構的全數字鎖相環，包括數字鑒相器模塊、數字環路濾波器模塊、緩沖寄存器和數控振蕩器模塊，利用電子設計自動化技術完成各個模塊電路的設計。

所述數字鑒相器模塊包括過零檢測器和第一寄存器，該數字鑒相器模塊具有兩個輸入端和一個輸出端，兩個輸入端分別為Fin信號輸入端及Fout信號輸入端，一個輸出端為Q1信號輸出端，數字鑒相器模塊通過過零檢測器檢測Fin輸入信號的上升沿到來時，第一寄存器對其Fout輸入信號進行采樣鎖存，該鎖存信號即為反映此時鎖相環輸入信號Fin與輸出信號Fout之間瞬時的相位誤差信號Q1。

所述過零檢測器由一位D觸發器構成，具有兩個輸入端和兩個輸出端；所述第一寄存器由一組D觸發器實現，具有兩個輸入端和一個輸出端；過零檢測器的第一輸入端連接Fin輸入信號，第二輸入端連接系統時鐘信號Clk，第一輸出端分別與寄存器和緩沖寄存器的時鐘信號clk連接，第二輸出端與數字環路濾波器模塊的clk連接；第一寄存器的第一輸入端與過零檢測器連接，第二輸入端與數控振蕩器模塊連接，第一寄存器輸出端的信號作為數字鑒相器模塊輸出的相位誤差信號Q1。

所述數字環路濾波器模塊包括第一可變相位累加器和全加器，數字環路濾波器模塊用于抑制全數字鎖相環電路的輸入噪聲，并調節全數字鎖相環電路的校正速度。所述數字環路濾波器模塊在接收數字鑒相器模塊輸出的相位誤差信號Q1并進行處理之后，產生用于控制數控振蕩器模塊頻率和相位的控制碼G。