[發(fā)明專利]用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 201910162952.6
• 申請(qǐng)日: 2019-03-05
• 公開（公告）號(hào): CN110350034A
• 公開（公告）日: 2019-10-18
• 發(fā)明（設(shè)計(jì)）人: R·梅漢德魯
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L21/336;H01L29/423;H01L29/06;H01L27/088
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 林金朝;王英

描述了用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)以及制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法。在示例中，一種集成電路結(jié)構(gòu)包括具有突出穿過溝槽隔離區(qū)的第一部分的半導(dǎo)體鰭狀物。柵極結(jié)構(gòu)在所述半導(dǎo)體鰭狀物的所述第一部分的頂部之上并且沿著所述第一部分的側(cè)壁。源極區(qū)或漏極區(qū)在所述柵極結(jié)構(gòu)的第一側(cè)，所述源極區(qū)或漏極區(qū)包括處于所述半導(dǎo)體鰭狀物的第二部分上的外延結(jié)構(gòu)。所述外延結(jié)構(gòu)具有與所述半導(dǎo)體鰭狀物的所述第二部分對(duì)準(zhǔn)的大體上豎直的側(cè)壁。導(dǎo)電接觸部結(jié)構(gòu)沿所述半導(dǎo)體鰭狀物的所述第二部分的側(cè)壁并且沿所述外延結(jié)構(gòu)的大體上豎直的側(cè)壁。

技術(shù)領(lǐng)域

本公開的實(shí)施例屬于集成電路結(jié)構(gòu)和處理的領(lǐng)域，并且更具體而言，屬于用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)、以及制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法的領(lǐng)域。

背景技術(shù)

對(duì)于過去的幾十年，集成電路中的特征的縮放已經(jīng)成為了持續(xù)增長的半導(dǎo)體產(chǎn)業(yè)背后的推動(dòng)力。縮放到越來越小的特征使得在半導(dǎo)體芯片的有限芯片面積上實(shí)現(xiàn)的功能單元的密度提高。例如，縮小晶體管尺寸允許將提高數(shù)量的存儲(chǔ)器或邏輯器件并入芯片上，從而制造出具有提高的容量的產(chǎn)品。但是，對(duì)越來越高的容量的驅(qū)動(dòng)并非不存在問題。優(yōu)化每個(gè)器件的性能的必要性變得越來越重要。

在集成電路器件的制造中，隨著器件尺寸持續(xù)縮小，多柵極晶體管(例如，三柵極晶體管)變得越來越占據(jù)主導(dǎo)地位。在常規(guī)工藝中，三柵極晶體管一般制作在體硅襯底上，或者制作在絕緣體上硅襯底上。在一些實(shí)例中，優(yōu)選的是體硅襯底，因?yàn)槠涑杀据^低，而且因?yàn)槠淠軌驅(qū)崿F(xiàn)復(fù)雜度較低的三柵極制作工藝。

但是縮放多柵極晶體管并非沒有任何后果。隨著微電子電路的這些基本構(gòu)建塊的尺寸減小，并且隨著在給定區(qū)域中制造的基本構(gòu)建塊的絕對(duì)數(shù)量的增大，對(duì)用于對(duì)這些構(gòu)建塊進(jìn)行圖案化的光刻工藝的約束也變得勢(shì)不可擋。具體而言，被圖案化在半導(dǎo)體堆疊體中的特征的最小尺寸(臨界尺寸)與這種特征之間的間隔這兩者之間可能存在權(quán)衡。

集成電路(IC)中的器件密度已經(jīng)按照摩爾定律增長了幾十年。然而，由于器件結(jié)構(gòu)的橫向尺寸隨著每一代技術(shù)而縮小，進(jìn)一步降低結(jié)構(gòu)尺寸變得越來越困難。三維(3D)縮放現(xiàn)在引起了相當(dāng)大的關(guān)注，因?yàn)閦高度(器件厚度)的下降提供了提高總器件密度和IC性能的另一途徑。例如，3D 縮放可以具有芯片堆疊或者封裝IC堆疊的形式。已知的3D集成技術(shù)是昂貴的并且可能僅提供z高度和器件密度方面的增量式提高。例如，芯片厚度的大部分可能都是無效的襯底材料。這種芯片的堆疊體可以采用貫穿襯底過孔(TSV)技術(shù)作為對(duì)芯片堆疊進(jìn)行豎直互連的手段。TSV通常延伸穿過20-50μm(或更厚)的襯底材料，并且因此一般局限于微米量級(jí)的過孔直徑。因而，TSV密度局限于遠(yuǎn)低于大部分器件(例如，晶體管、存儲(chǔ)器)單元的密度的密度。而且，采用TSV技術(shù)的芯片堆疊體的最終z高度可能比堆疊器件所采用的實(shí)際器件層厚幾百微米。

3D縮放還可以具有豎直取向器件的形式，例如，其中，晶體管溝道長度大體上與襯底表面正交，而不是針對(duì)更加常見的橫向取向晶體管的平行于該表面。很多豎直取向器件架構(gòu)所面臨的一個(gè)問題是如何在器件的相對(duì)端上制作端子，而對(duì)于橫向取向器件而言這一操作更易于完成。

附圖說明

圖1是根據(jù)一些實(shí)施例的襯底的平面圖以及襯底上的IC管芯和IC管芯上的晶體管單元的放大視圖。

圖2A-2C示出了根據(jù)一些實(shí)施例的在制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法中的一些操作被執(zhí)行時(shí)的晶體管單元的截面圖。

圖3A-3C示出了根據(jù)一些實(shí)施例的在制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法中的一些操作被執(zhí)行時(shí)的晶體管單元的截面圖。

圖4A-4C示出了根據(jù)一些實(shí)施例的在制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法中的一些操作被執(zhí)行時(shí)的晶體管單元的截面圖。

圖5A-5F示出了根據(jù)一些實(shí)施例的在制作用于半導(dǎo)體鰭狀物的環(huán)繞式接觸部結(jié)構(gòu)的方法中的一些操作被執(zhí)行時(shí)的晶體管單元的截面圖。