[發明專利]半導體元件

有效

• 申請號: 201910162935.2
• 申請日: 2019-03-05
• 公開（公告）號: CN111668306B
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 林韋志;林安宏;王瀚倫
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種半導體元件，包括具有第一導電型的襯底、兩個柵極結構、具有第二導電型的內摻雜區、具有第二導電型的兩個外摻雜區以及具有第二導電型的兩個淺摻雜區。兩個柵極結構配置在襯底上。內摻雜區位于襯底中。內摻雜區夾在兩個柵極結構之間。兩個外摻雜區位于襯底中。兩個外摻雜區位于內摻雜區、兩個柵極結構之外的襯底中。兩個淺摻雜區位于襯底中。淺摻雜區包覆外摻雜區的側壁與底面，且內摻雜區的側壁與底面不被淺摻雜區所包覆。

技術領域

本發明是有關于一種集成電路，且特別是有關于一種半導體元件。

背景技術

隨著科技趨勢，制造具有較低的元件特定導通電阻(Ron-sp)的半導體元件是被期望的，而如何縮短柵極長度以獲得較低元件特定導通電阻，將成為重要的一門課題。

發明內容

本發明提供一種半導體元件，其可以有效縮短半導體元件的柵極長度，同時維持一定的電性特征。

本發明提供一種半導體元件包括具有第一導電型的襯底、兩個柵極結構、具有第二導電型的內摻雜區、具有第二導電型的兩個外摻雜區以及具有第二導電型的兩個淺摻雜區。兩個柵極結構配置在襯底上。內摻雜區位于襯底中。內摻雜區夾在兩個柵極結構之間。兩個外摻雜區位于襯底中。兩個外摻雜區位于內摻雜區、兩個柵極結構之外的襯底中。兩個淺摻雜區位于襯底中。淺摻雜區包覆外摻雜區的側壁與底面，且內摻雜區的側壁與底面不被淺摻雜區所包覆。

本發明提供一種半導體元件包括具有第一導電型的襯底、兩個柵極結構、具有第二導電型的內摻雜區、具有第二導電型的兩個外摻雜區以及具有第二導電型的淺摻雜區。兩個柵極結構配置在襯底上。內摻雜區位于襯底中。內摻雜區夾在兩個柵極結構之間。兩個外摻雜區位于襯底中。兩個外摻雜區位于內摻雜區、兩個柵極結構之外的襯底中。淺摻雜區位于襯底中。淺摻雜區包覆內摻雜區的側壁與底面，且外摻雜區的側壁與底面不被淺摻雜區所包覆。

基于上述，本發明通過單一半導體元件中具有內摻雜區夾在兩個柵極結構之間，兩個外摻雜區位于內摻雜區、兩個柵極結構之外的襯底中，淺摻雜區包覆外摻雜區的側壁與底面，而不包覆內摻雜區的側壁與底面，或者，淺摻雜區包覆內摻雜區的側壁與底面；而不包覆外摻雜區的側壁與底面，使兩相鄰的內摻雜區與外摻雜區附近不會產生兩個淺摻雜區側向擴散相互接觸而產生擊穿漏電流的現象，進而可以有效縮短半導體元件的柵極長度，同時維持一定的電性特征。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。

附圖說明

圖1A至圖1E是依據本發明一實施例的半導體元件的制造方法的剖面示意圖。

圖1F是圖1A的襯底厚度方向與摻雜濃度的關系圖。

圖2A是依據圖1B的半導體元件的俯視示意圖。

圖2B是依據圖1D的半導體元件的俯視示意圖。

圖3A是依據本發明一實施例的半導體元件的剖面示意圖。

圖3B是圖3A的襯底厚度方向與摻雜濃度的關系圖。

圖4是依據本發明一實施例的半導體元件的剖面示意圖。

圖5為依據圖1E的半導體元件與比較例的半導體元件的電性曲線圖。

圖6為依據圖3A的半導體元件與比較例的半導體元件的電性曲線圖。

【符號說明】

100：半導體元件

102：襯底

104：隔離結構

110、112、114：柵極結構

12a、14a：柵極介電層