[發明專利]集成電路封裝件和方法

有效

• 申請號: 201910162614.2
• 申請日: 2019-03-05
• 公開（公告）號: CN110970407B
• 公開（公告）日: 2022-06-21
• 發明（設計）人: 余振華;葉松峯;陳明發;陳憲偉;劉醇鴻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/075
• 分類號: H01L25/075;H01L23/31;H01L23/367;H01L23/46;H01L23/498
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種器件封裝件，包括：第一管芯，在界面處直接接合至第二管芯，其中，界面包括導體至導體接合。器件封裝件還包括：密封劑，圍繞第一管芯和第二管芯；和多個通孔，延伸穿過密封劑。多個通孔鄰近第一管芯和第二管芯設置。器件封裝件還包括：多個熱通孔，延伸穿過密封劑；和重分布結構，電連接至第一管芯、第二管芯和多個通孔。多個熱通孔位于第二管芯的表面上并鄰近第一管芯設置。本發明實施例涉及集成電路封裝件和方法。

技術領域

本發明實施例涉及集成電路封裝件和方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷提高，半導體工業經歷了快速增長。在大多數情況下，集成密度的提高是由最小部件尺寸的迭代減少引起的，其允許將更多組件集成到給定區域中。隨著對縮小電子器件的需求的增長，出現了對更小和更有創意的半導體管芯封裝技術的需求。這種封裝系統的一個實例是疊層封裝(PoP)技術。在PoP器件中，頂部半導體封裝件堆疊在底部半導體封裝件的頂部上，以提供高水平的集成度和組件密度。PoP技術通常能夠在印刷電路板(PCB)上生產具有增強功能和小占位面積的半導體器件。

發明內容

根據本發明的一些實施例，提供了一種器件封裝件，包括：第一管芯，在界面處直接接合至第二管芯，其中，所述界面包括導體至導體接合；密封劑，圍繞所述第一管芯和所述第二管芯；多個通孔，延伸穿過所述密封劑，其中，所述多個通孔鄰近所述第一管芯和所述第二管芯設置；多個熱通孔，延伸穿過所述密封劑，其中，所述多個熱通孔設置于所述第二管芯的表面上并鄰近所述第一管芯；以及重分布結構，電連接至所述第一管芯、所述第二管芯和所述多個通孔。

根據本發明的另一些實施例，還提供了一種封裝件包括：第一管芯，接合至第二管芯，其中，所述第一管芯的背面直接接合至所述第二管芯的正面；密封劑，封裝所述第一管芯和所述第二管芯；重分布結構，電連接至所述第一管芯和所述第二管芯；多個熱通孔，從所述第一管芯的表面延伸至與所述重分布結構相對的所述密封劑的表面；以及多個通孔，從所述重分布結構延伸至與所述重分布結構相對的所述密封劑表面。

根據本發明的又一些實施例，還提供了一種形成封裝件的方法，包括：將第一管芯混合接合至第二管芯；在所述第一管芯和所述第二管芯上方并沿著所述第一管芯和所述第二管芯的側壁沉積晶種層；在所述第一管芯上方的所述晶種層的表面上鍍多個熱通孔；將所述第一管芯、所述第二管芯和所述多個熱通孔封裝在密封劑中；平坦化所述密封劑以暴露所述第二管芯和所述多個熱通孔；以及在所述第二管芯的與所述第一管芯的相對的側上形成重分布結構。

附圖說明

當結合附圖進行閱讀時，通過以下詳細描述可更好地理解本發明的方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖1O是根據一些實施例的制造半導體封裝件的中間步驟的截面圖。

圖2A至2I是根據一些實施例的制造半導體封裝件的中間步驟的截面圖。

圖3A至圖3H是根據一些實施例的制造半導體封裝件的中間步驟的截面圖。

圖4A至4D是根據一些實施例的制造半導體器件的中間步驟的截面圖。

圖5A至5D是根據一些實施例的制造半導體器件的中間步驟的截面圖。

圖6A至6D是根據一些實施例的制造半導體器件的中間步驟的截面圖。

圖7A至7D是根據一些實施例的制造半導體器件的中間步驟的截面圖。

在整個附圖中，除非另有說明，否則相同的附圖標記表示使用相同工藝形成的相同組件。

具體實施方式