[發明專利]半導體封裝結構及用于形成半導體封裝結構的方法

有效

• 申請號: 201910146963.5
• 申請日: 2019-02-27
• 公開（公告）號: CN110544687B
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 葉庭聿;許家豪;陳偉銘;丁國強;俞篤豪;侯上勇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/367;H01L23/31;H01L21/56;H01L21/48;H01L21/60;H01L23/488
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 龔詩靖

本發明實施例涉及一種半導體封裝結構及用于形成半導體封裝結構的方法，所述半導體封裝結構包含：襯底；第一半導體裸片及第二半導體裸片，其位于所述襯底上方；及多熱接口材料TIM結構，其經安置于所述第一半導體裸片及所述第二半導體裸片上方。所述第一半導體裸片包含第一熱輸出，且所述第二半導體裸片包含小于所述第一熱輸出的第二熱輸出。所述多TIM結構包含經安置于所述第一半導體裸片的至少一部分上方的第一TIM層及第二TIM層。所述第一TIM層的導熱系數高于所述第二TIM層的導熱系數。所述第一TIM層覆蓋所述第一半導體裸片。

技術領域

本發明實施例涉及半導體封裝結構及用于形成半導體封裝結構的方法。

背景技術

半導體集成電路(IC)產業已經歷快速成長。IC材料及設計的技術進步已產生一代又一代IC，其中每代IC包含比前一代IC更小且更復雜的電路。更小且更復雜的電路具二維(2D)性，因為由集成IC組件占用的面積位于半導體晶片的表面上。然而，2DIC形成面臨物理限制。此些限制之一為容納集成組件所需的最小面積。另外，當更多裝置包含于芯片或裸片中時，需要更復雜設計。

已開發三維集成電路(3DIC)來實現進一步提高電路密度。例如堆疊式封裝(PoP)的3DIC封裝應用變得越來越流行且廣泛用于移動裝置，這是因為其可通過集成邏輯芯片(例如應用程序處理器(AP))、高容量/帶寬存儲器芯片(例如寬輸入/輸出(WIO)芯片、低功率雙倍數據速率X(LPDDRx)芯片等等)及/或其它異質芯片(例如傳感器、微機電系統(MEM)、網絡裝置等等)來提高電氣性能。

在使用封裝期間產生熱量。熱量會引起3DIC封裝結構的熱應力及翹曲以導致焊球破裂。即使在3DIC封裝結構中使用模塑料，仍無法完全消除過熱及翹曲的問題。

發明內容

本發明的實施例公開一種半導體封裝結構，其包括：襯底；多個半導體裸片，其位于所述襯底上方；及多熱接口材料(TIM)結構，其位于所述多個半導體裸片上方，其中所述多TIM結構包括第一TIM層及第二TIM層，且所述第一TIM層的導熱系數(Tk)不同于所述第二TIM層的導熱系數。

本發明的實施例公開一種半導體封裝結構，其包括：襯底；第一半導體裸片及第二半導體裸片，其安置于所述襯底上方，其中所述第一半導體裸片包含第一熱輸出且所述第二半導體裸片包含小于所述第一熱輸出的第二熱輸出；及多TIM結構，其安置于所述第一半導體裸片及所述第二半導體裸片上方，所述多TIM結構包括安置于所述第一半導體裸片的至少一部分上方的第一TIM層及第二TIM層，其中所述第一TIM層的導熱系數大于所述第二TIM層的導熱系數。

本發明的實施例公開一種用于形成半導體封裝結構的方法，其包括：接收包括裸片區域及安置于所述裸片區域中的第一半導體裸片及第二半導體裸片的襯底；在所述裸片區域中界定其中需要導熱性的第一區域及其中需要粘著性的第二區域；及將第一TIM層安置于所述第一區域中且將第二TIM層安置于所述第二區域中，其中所述第一TIM層的導熱系數大于所述第二TIM層的導熱系數，且所述第二TIM層的粘著性大于所述第一TIM層的粘著性。

附圖說明

從結合附圖來閱讀的[具體實施方式]最優選理解本公開的方面。應注意，根據行業標準做法，各種構件未按比例繪制。事實上，為使討論清楚，可任意增大或減小各種構件的尺寸。

圖1是表示根據本公開的方面的用于形成半導體封裝結構的方法的流程圖。

圖2A到圖2D是繪示根據本公開的一或多個實施例的方面所構建的各種制造階段中的半導體封裝結構的示意圖。

圖3是根據本公開的一或多個實施例的方面的半導體封裝結構的橫截面圖。

圖4是根據本公開的一或多個實施例的方面的半導體封裝結構的橫截面圖。

圖5是繪示根據本公開的一或多個實施例的方面的半導體封裝結構的示意圖。