[發明專利]一種多路時鐘分發電路及電子設備

有效

• 申請號: 201910144794.1
• 申請日: 2016-09-13
• 公開（公告）號: CN109831191B
• 公開（公告）日: 2021-10-26
• 發明（設計）人: 楊金達;周立人
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K5/15
• 分類號: H03K5/15;H03K19/0185
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請實施例公開了一種多路時鐘分發電路及電子設備，能夠提高多路時鐘中各路時鐘的相位匹配度。該多路時鐘分發電路包括電源，第一開關，以及至少兩個時鐘分發子電路；其中，每個時鐘分發子電路的第一端均與電源連接，每個時鐘分發子電路的第二端均與第一開關的第一端連接，第一開關的第二端接地；每個時鐘分發子電路均包括：第二開關，第三開關以及電容；電容的第一端經第二開關與電源連接且經第三開關與第一開關的第一端連接，電容的第二端接地；電容的第一端用于作為多路時鐘分發電路的輸出端；第一開關的導通和斷開由第一時鐘信號控制，第二開關的導通和斷開由第二時鐘信號控制，第三開關的導通和斷開由第三時鐘信號控制。

技術領域

本發明涉及電路領域，特別涉及一種多路時鐘分發電路及電子設備。

背景技術

在模數轉換器或者鎖相環中，常常需要將一路高速的時鐘分發成多路低速的并行時鐘。同時，針對這些并行的時鐘，相鄰時鐘之間需要確保比較精確的相位關系。否則，對于時間交織的模數轉換器來說，高頻的輸入信號，在相鄰時鐘之間相位不匹配的情況下，會在頻譜中引入與時鐘及信號相關的諧波，從而影響轉換的精度。以往的時間交織模數轉換器，常常由于精度或者速度上，尚不能達到某一程度，而使并行時鐘的相位匹配問題并沒有凸現。隨著速度與精度的繼續提高，并行時鐘的相位匹配問題，顯得愈來愈嚴重。

傳統的多路時鐘分發電路常常采用串聯D觸發器來實現，由于每一路時鐘均經過了不同的D觸發器和輸出驅動，不同通路間時鐘相位的不匹配一般會達到皮秒級。其中，引入較大的不匹配的主要原因是，時鐘經過了一個邏輯門。該邏輯門輸出跳變點直接由PMOS管和NMOS管的閾值電壓決定。由于每一路閾值電壓的不匹配將直接造成不同通路間時鐘相位偏差較大，從而導致各路時鐘的相位匹配度較低。

發明內容

本發明提供了一種多路時鐘分發電路及電子設備，能夠提高多路時鐘中各路時鐘的相位匹配度。

本發明第一方面提供了一種多路時鐘分發電路，所述多路時鐘分發電路包括電源，第一開關，以及至少兩個時鐘分發子電路；其中，每個時鐘分發子電路的結構功能一致；每個所述時鐘分發子電路的第一端均與所述電源連接，每個所述時鐘分發子電路的第二端均與所述第一開關的第一端連接，即將每個時鐘分發子電路并聯于所述電源和所述第一開關之間；所述第一開關的第二端接地；

每個所述時鐘分發子電路均包括：第二開關，第三開關以及電容；

所述電容的第一端經所述第二開關與所述電源連接且經所述第三開關與所述第一開關的第一端連接，即所述電容的第一端連接于所述第二開關與所述第三開關之間，所述電容的第二端接地；所述電容的第一端用于作為所述多路時鐘分發電路的輸出端；

所述第一開關的導通和斷開由第一時鐘信號控制，所述第二開關的導通和斷開由第二時鐘信號控制，所述第三開關的導通和斷開由第三時鐘信號控制。所述第一時鐘信號、所述第二時鐘信號和所述第三時鐘信號可以為周期性方波信號。

對于本發明提供的所述多路時鐘分發電路，其中，每個所述時鐘分發子電路的輸出端V_out的邊沿直接由同源時鐘給出。即每個所述時鐘分發子電路的輸出端V_out的下降沿均由所述第一時鐘信號的上升沿決定。從而使每個所述時鐘分發子電路的輸出端V_out的下降沿保持同步，提高多路時鐘中各路時鐘的相位匹配度。

結合本發明的第一方面，在第一方面的第一種實現方式中，所述第一開關、所述第二開關和所述第三開關均為金屬氧化物半導體MOS管。通過MOS管的特性以及MOS管的導通和斷開功能實現本發明中各開關的功能。

結合本發明第一方面的第一種實現方式，在第一方面的第二種實現方式中，所述第二開關包括第一P溝道金屬氧化物半導體PMOS管，所述第一開關包括第一N溝道金屬氧化物半導體NMOS管，所述第三開關包括第二NMOS管；