[發明專利]一種多路時鐘分發電路及電子設備

有效

• 申請號: 201910144794.1
• 申請日: 2016-09-13
• 公開（公告）號: CN109831191B
• 公開（公告）日: 2021-10-26
• 發明（設計）人: 楊金達;周立人
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K5/15
• 分類號: H03K5/15;H03K19/0185
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種多路時鐘分發電路，其特征在于，所述多路時鐘分發電路用于將第一時鐘信號分發成多路并行的輸出時鐘信號；所述多路時鐘分發電路包括：

第一開關，以及至少兩個時鐘分發子電路；

其中，所述至少兩個時鐘分發子電路并聯，并聯后的所述至少兩個時鐘分發子電路的一端通過所述第一開關與電源耦合，并聯后的所述至少兩個時鐘分發子電路的另一端與地耦合，或，并聯后的所述至少兩個時鐘分發子電路的一端通過所述第一開關與所述地耦合，并聯后的所述至少兩個時鐘分發子電路的另一端與所述電源耦合；

所述第一開關用于接收所述第一時鐘信號；

所述至少兩個時鐘分發子電路分別用于基于所述第一時鐘信號分發成所述多路并行的輸出時鐘信號。

2.根據權利要求1所述的多路時鐘分發電路，其特征在于，所述多路并行的輸出時鐘信號的每一路的速度低于所述第一時鐘信號的速度。

3.根據權利要求1所述的多路時鐘分發電路，其特征在于，每個所述時鐘分發子電路的第一端均與所述電源連接，每個所述時鐘分發子電路的第二端均與所述第一開關的第一端連接，所述第一開關的第二端接地；

每個所述時鐘分發子電路均包括：第二開關，第三開關；

所述第二開關的第一端與所述電源耦合，所述第二開關的第二端與所述第三開關的第一端，以及輸出端相耦合，所述第三開關的第二端與所述第一開關的第一端連接；

所述第一開關的導通和斷開由第一時鐘信號控制，所述第二開關的導通和斷開由第二時鐘信號控制，所述第三開關的導通和斷開由第三時鐘信號控制。

4.根據權利要求3所述的多路時鐘分發電路，其特征在于，每個所述時鐘分發子電路還包括：電容，所述電容的第一端耦合至所述輸出端，所述電容的第二端耦合接地。

5.根據權利要求4所述的多路時鐘分發電路，其特征在于，所述第一開關、所述第二開關和所述第三開關均為金屬氧化物半導體MOS管。

6.根據權利要求5所述的多路時鐘分發電路，其特征在于，所述第二開關包括第一PMOS管，所述第一開關包括第一NMOS管，所述第三開關包括第二NMOS管；

所述第一PMOS管的源極與所述電源連接，所述第一PMOS管的漏極與所述第二NMOS管的漏極連接，所述第二NMOS管的源極與所述第一NMOS管的漏極連接，所述第一NMOS管的源極耦合接地；所述第一PMOS管的柵極、所述第一NMOS管的柵極以及所述第二NMOS管的柵極均外接控制信號產生電路，所述控制信號產生電路用于分別提供所述第一時鐘信號，所述第二時鐘信號以及所述第三時鐘信號；

所述電容的第一端作為所述多路時鐘分發電路的輸出端與所述第一PMOS管的漏極和所述第二NMOS管的漏極連接。

7.根據權利要求3所述的多路時鐘分發電路，其特征在于，所述第一開關、所述第二開關和所述第三開關均為三極管。

8.根據權利要求3所述的多路時鐘分發電路，其特征在于，所述第一開關、所述第二開關和所述第三開關均為互補金屬氧化物半導體CMOS傳輸門。

9.根據權利要求3至8任一項所述的多路時鐘分發電路，其特征在于，所述第一開關在所述第一時鐘信號為第一電平信號時導通，并在所述第一時鐘信號為第二電平信號時斷開；所述第二開關在所述第二時鐘信號為第三電平信號時導通，并在所述第二時鐘信號為第四電平信號時斷開；所述第三開關在所述第三時鐘信號為第五電平信號時導通，并在所述第三時鐘信號為第六電平信號時斷開。

10.根據權利要求9所述的多路時鐘分發電路，其特征在于，在所述第二時鐘信號為第一電平信號的起始時刻之后至所述第二時鐘信號為第一電平信號的結束時刻之前，所述第一開關和所述第三開關不同時保持導通狀態。